KR20010061788A - 플러그 형성 후에 층간 절연막을 증착하는 다층 금속배선의 형성 방법 - Google Patents

플러그 형성 후에 층간 절연막을 증착하는 다층 금속배선의 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 있어서, 하부 배선과 상부 배선의 전기적 연결을 용이하게 형성할 수 있는 다층 금속 배선의 형성 방법에 관한 것이다.
본 발명의 다층 금속 배선 형성 방법은 반도체 기판 상에 하부 배선용 금속막을 형성하는 단계와, 상기 하부 배선용 금속막 상에 플러그용 도전막을 증착하고, 일정 형태로 패터닝하여 플러그를 형성하는 단계와, 상기 플러그 또는 하부 배선용 금속막 상에 소정 형태의 감광막 패턴을 형성한 후에, 리소그라피 공정을 통하여 하부 배선용 금속막을 식각하여 하부 배선을 형성하는 단계와, 상기 감광막 패턴을 제거하고, 플러그 및 하부 배선이 덮이도록 반도체 기판 상에 층간 절연막을 증착하는 단계와, 상기 플러그가 노출되도록 층간 절연막을 평탄화시키고, 상기 플러그와 접촉되도록 소정 형태의 상부 배선을 형성하는 단계를 포함한다.

Description

플러그 형성 후에 층간 절연막을 증착하는 다층 금속 배선의 형성 방법{METHOD OF FORMING MULTI-LAYER METAL LINE WITH DEPOSITION PROCESS OF INTERLAYER INSULATOR AFTER PLUG}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 플러그(Plug)를 형성한 후에 층간 절연막을 도포하여 금속 배선을 형성함으로써, 보다 정밀한 패턴의 금속 배선을 용이하게 형성할 수 있는 방법에 관한 것이다.
최근에 반도체 메모리 소자의 집적도가 증가해감에 따라 콘택홀을 비롯한 패턴 형성 공정이 더욱 정밀도를 요구하게 되었다. 특히, 현재의 리소그라피(Lithography) 공정에 의한 미세 패턴 형성 방법의 경우에, 노광 장비와 마스크, 감광막의 감도 등에 대한 한계로 인하여, 실제 패터닝할 수 있는 한계치가 나타나고 있다.
따라서, 콘택홀 등의 패턴을 보다 정밀하게 패터닝 함으로써 집적도가 높은 반도체 소자를 제조하기 위한 연구가 활발히 진행되고 있다.
도 1a 내지 도 1d는 종래의 금속 배선 형성 방법을 나타내기 위한 공정별 단면도를 도시한 것이다. 도 1a 내지 도 1d를 참조하여, 종래의 금속 배선의 형성 공정을 살펴보면 다음과 같다.
먼저, 소정의 하부 패턴이 형성된 반도체 기판(10) 상에 층간 절연막(11)을 증착한다.(도 1a) 그 후에, 상기 층간 절연막(11) 상에 콘택홀이 형성될 부분을 노출시키는 감광막 패턴(12)을 형성하고(도 1b), 리소그라피 공정을 통하여 상기 노출된 부분을 제거하여 콘택홀을 형성한다.
그런 다음, 상기 콘택홀이 매립되도록 플러그용 도전막을 층간 절연막(11a) 상에 증착한 후에, 에치백하여 플러그(13)를 형성한다.(도 1c) 그리고 나서, 상기플러그(13)를 통하여 하부 기판(10) 또는 하부 기판에 형성된 하부 배선층과 연결되도록 소정 형태의 상부 배선(14)을 형성하여 금속 배선을 완성한다.
즉, 반도체 기판 상에 형성된 층간 절연막을 리소그라피 공정에 의하여 소정 부분을 식각하여 제거한 후에, 콘택홀에 형성된 플러그를 통하여 하부 배선과 연결되도록 상부 배선을 형성한다.
그러나, 반도체 소자가 점차 고집적화되어 감에 따라, 상부 배선과 하부 배선 또는 반도체 기판을 연결해주는 콘택홀의 선폭도 좁아지고 있기 때문에, 상기와 같은 방법으로 금속 배선을 형성하는 경우에 하부 기판이 노출되도록 콘택홀이 완전히 제거되지 않고, 일정 부분 남는 경우가 발생한다.
또한, 하부 배선과 상부 배선을 연결하기 위한 다층 금속 배선을 형성하는 경우에, 콘택홀의 선폭이 좁기 때문에 콘택홀과 하부 배선 사이의 정렬이 제대로 이루어지지 않아서 반도체 소자에 불량이 발생하는 경우가 나타난다.
그리고, 다층 금속 배선을 형성하는 경우에 하부 배선 패턴과 콘택홀 및 상부 배선 패턴을 형성하기 위하여 많은 수의 공정을 진행해야 하기 때문에, 제조 비용 및 시간이 많이 소요되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 식각하고자 하는 층간 절연막 상의 감광막 패턴을 고온으로 플로우시켜서 미세 패턴의 콘택흘을 형성하는 방법이 제안되었다.
예를 들어, KrF 노광 장비와 컨벤셔널(Conventional) 마스크를 사용하는 경우에, 일반적인 콘택홀 패턴의 한계는 180 nm로 나타나는데, 180 nm의 패턴 보다 더 작은 크기의 콘택홀을 형성하기 위하여 레지스트 플로우 공정을 적용하는 방법을 사용한다.
즉, 콘택홀을 형성하고자 하는 피식각층 상부에 감광막을 도포한 후에, 노광 과정과 습식 현상 과정을 거쳐서 일정한 크기의 감광막 패턴을 형성한 후에, 전이 온도 이상에서 고온의 베이킹 공정을 수행하면, 감광막에 유동성이 발생하여 이미 형성된 콘택홀 패턴의 크기가 줄어들게 되는 것이다.
상기와 같이 고온의 레지스트 플로우 공정을 통하여 콘택홀을 형성하는 방법을 도 2a 내지 도 2c에 도시하였다.
먼저, 도 2a를 참조하면 종래의 동일하게 소정의 패턴이 형성된 반도체 기판(20) 상에 식각하고자 하는 층간 절연막(21)을 증착하고, 그 상부에 감광막(22)을 도포한다.
그 후에 도 2b와 같이, 리소그라피 공정을 통하여 상기 감광막(22)을 노광하고, 습식 현상을 수행하여 콘택홀 패턴을 형성한다. 이 때, 상기 감광막(22a)의 콘택홀 패턴은 형성하고자 하는 콘택홀의 선폭보다 넓게 형성한다.
그런 다음, 도 2c에 도시된 바와 같이, 감광막(22a)의 전이 온도 부근에서 베이킹 공정을 진행하면, 상기 감광막(22a)에 유동성이 발생하여 콘택홀 패턴의 폭이 감소되는 것이다.
상기와 같이 고온의 레지스트 플로우 과정을 거치는 경우에 더욱 작은 크기의 콘택홀 패턴을 형성하는 것이 가능한데, 감광막을 오랫동안 플로우시켜서 40 nm이상 플로우 시키는 경우에는 감광막이 콘택홀 패턴의 안쪽으로 지나치게 많이 이동하면서, 오버행(Overhang)이 발생하여 전체적인 임계 치수(Critical Dimension: CD)가 부정확하게 된다.
그에 따라, 이후의 식각 공정에서 정확한 패턴으로 식각하는 것이 어려워지고, 결과적으로 반도체 소자의 제조 공정을 불안정하게 만들게 된다.
도 3에는 상기와 같이, 미세 패턴의 콘택홀을 형성하기 위하여 고온의 플로우 과정을 거치는 과정에서, 오버행이 발생한 경우의 단면 사진을 도시한 것이다. 도 3을 참조하면, 고온의 레지스트 플로우 공정에서 발생한 오버행에 의하여, 패턴의 임계 치수가 부정확하게 되고 그에 따라 정밀한 패턴의 콘택홀 형성이 어려워지는 것을 볼 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 플러그를 형성한 후에 층간 절연막을 증착함으로써, 미세 패턴을 콘택홀 및 금속 배선을 형성하는 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 금속 배선 형성 방법을 나타내기 위한 각 공정별 단면도,
도 2a 내지 도 2c는 또 다른 종래의 금속 배선 형성 방법을 나타내기 위한 각 공정별 단면도,
도 3은 상기 도 2a 내지 도 2c의 금속 배선 형성 방법을 사용한 경우에 있어서, 감광막 패턴에 오버행이 발생한 경우의 사진,
도 4a 내지 도 4e는 본 발명의 실시예에 따른 다층 금속 배선 형성 방법을 나타내기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 명칭)
40: 반도체 기판 41: 하부 배선
42: 플러그 43: 감광막 패턴
44: 층간 절연막 45: 상부 배선
상기한 목적을 달성하기 위하여, 본 발명의 금속 배선 형성 방법은 반도체 기판 상에 하부 배선용 금속막을 형성하는 단계와, 상기 하부 배선용 금속막 상에 플러그용 도전막을 증착한 후에 일정 형태로 패터닝하여 플러그를 형성하는 단계와, 상기 플러그 및 하부 배선용 금속막 상에 소정 형태의 감광막 패턴을 형성한 후에, 리소그라피 공정을 통하여 하부 배선용 금속막의 소정 부분을 식각하여 하부 배선을 형성하는 단계와, 상기 플러그 및 하부 배선이 덮이도록 반도체 기판 상에층간 절연막을 증착하는 단계와, 상기 플러그가 노출되도록 층간 절연막을 평탄화시키는 단계와, 상기 플러그와 접촉되도록 소정 형태의 상부 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 하부 배선은 알루미늄(Al), 크롬(Cr), 니켈(Ni), 백금(Pt), 또는 알루미늄 합금을 사용하여 10,000 Å 이하의 두께로 형성하는 것을 특징으로 한다.
상기 플러그용 도전막은 티타늄(Ti), 티타늄 질화막(TiN), 텅스텐 질화막(WN), 텅스텐(W), 탄탈륨(Ta), 또는 티타늄 텅스텐(TiW)을 사용하여 형성하는 것을 특징으로 한다.
상기 플러그용 도전막은 금속 유기 화학적 기상 증착법(Metal Organic Chemical Vapor Deposition: MOCVD)을 이용하여 10,000 Å 이하의 두께로 형성하는 것을 특징으로 한다.
상기 플러그용 도전막은 하부 배선 보다 1.5 배 이상의 두께로 형성하는 것을 특징으로 한다.
상기 플러그는 인접한 플러그 사이의 거리가 3 um 이상이 되도록 형성하는 것을 특징으로 한다.
상기 층간 절연막은 고밀도 플라즈마 화학적 기상 증착법(High Density Plasma-Chemical Vapor Deposition: HDP-CVD)을 이용한 실리콘 산화막(SiO2), SOG(Spin On Glass), 또는 BPSG(Boro Phospho Silicate Glass)인 것을 특징으로 한다.
상기 층간 절연막은 화학적 기계 연마 공정(Chemical Mechanical Polishing: CMP) 또는 플라즈마 식각 공정을 이용하여 평탄화시키는 것을 특징으로 한다.
상기 상부 배선은 알루미늄(Al), 텅스텐(W) 또는 알루미늄 합금을 사용하는 것을 특징으로 한다.
상기 상부 배선은 물리적 기상 증착법(Physical Vapor Deposition: PVD) 또는 금속 유기 화학적 기상 증착법(MOCVD)을 이용하여 20,000 Å 이하의 두께로 형성하는 것을 특징으로 한다.
상기 상부 배선은 할로겐 기체를 사용하여 패터닝하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
본 발명은 층간 절연막을 일정 부분 식각하여 플러그를 형성하지 않고, 금속막을 이용하여 플러그를 패터닝한 후에, 상기 플러그 사이에 매립되기 쉬운 층간 절연막을 증착하고, 그 위에 상부 배선을 형성하는 방법을 사용한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 다층 금속 배선의 형성 방법을 나타내기 위한 각 공정별 단면도를 도시한 것이다.
먼저, 도 4a를 참조하면, 본 발명의 금속 배선 형성 방법은 반도체 기판(40) 상에 하부 배선용 금속막(41)을 소정 두께로 형성한다. 이 때, 상기 하부 배선용 금속막(41)은 상부에 형성될 플러그와의 두께 비를 조절하기 위하여, 10,000 Å 이하의 두께로 형성하는 것이 바람직하다.
그리고, 상기 하부 배선용 금속막(41)은 알루미늄(Al), 크롬(Cr), 니켈(Ni),백금(Pt), 또는 알루미늄 합금을 사용할 수 있는데, 알루미늄 합금은 소량의 마그네슘(Mg), 또는 구리(Cu), 실리콘(Si) 등을 사용한다.
그런 다음, 도 4b에 도시된 바와 같이, 플러그용 도전막을 하부 배선용 금속막(41) 상에 증착하고, 하부 배선 및 상부 배선과 연결될 부분만 남기고 나머지 부분을 제거함으로써 플러그(42)를 형성한다.
상기 플러그(42)는 텅스텐(W) 또는 티타늄(Ti), 티타늄 질화막(TiN), 텅스텐 질화막(WN), 탄탈륨(Ta), 티타늄 텅스텐(TiW) 등으로 형성하는데, 금속 유기 화학적 기상 증착법(MOCVD)을 사용하여, 10,000 Å 이하의 두께로 하는 것이 적당하다. 특히, 상기 플러그(42)의 두께(B)는 그 사이에 매립될 층간 절연막의 평탄화 특성을 좋게 하기 위하여, 하부 배선용 금속막(41)의 두께(A) 보다 1.5 배 이상 되도록 형성하는 것이 바람직하다.
또한, 상기 플러그(42)는 인접한 플러그 사이에 공기층(Air gap)이 형성되는 것을 방지하기 위하여 3 um 이상의 간격을 갖도록 형성하는 것이 바람직하다.
그리고 나서, 도 4c에 도시된 바와 같이, 상기 플러그(42)가 덮이도록 하부 배선용 금속막(41) 상에 감광막 패턴(43)을 형성하고, 상기 하부 배선용 금속막(41)의 소정 부분을 식각하여 하부 배선(41a)을 완성한다. 따라서, 플러그(42)를 통하여 상부 배선에 연결되는 하부 배선(41a) 및 반도체 기판(40)에 연결되는 하부 배선(41b)이 반도체 기판(40) 상에 남게 된다.
다음으로, 도 4d에 도시된 바와 같이, 남아있는 감광막 패턴(43)을 제거하고, 상기 플러그(42) 및 하부 배선(41a, 41b)이 덮이도록 층간 절연막(44)을 증착한다. 상기 층간 절연막(44)은 실리콘 산화막(SiO2), 또는 SOG, BPSG 막을 사용하는데, 플러그(42) 및 하부 배선(41a, 41b) 사이에 용이하게 매립될 수 있도록 고밀도 플라즈마 화학적 기상 증착법(HDP-CVD)으로 증착한다.
그 후에, 도 4e에 도시된 바와 같이, 플러그(42)가 노출되도록 상기 층간 절연막(44)을 평탄화시킨다. 그리고, 상기 층간 절연막(44a) 상에 상부 배선용 금속막을 증착한 후에, 하부 배선(41a)과 연결하기 위한 상부 배선용 금속막을 남기고, 나머지 부분을 제거함으로써 상부 배선(45)을 형성한다.
상기 상부 배선(45)은 알루미늄(Al), 텅스텐(W), 또는 알루미늄 합금을 사용하는데, 알루미늄 합금은 소량의 마그네슘(Mg), 구리(Cu), 또는 실리콘(Si) 등이 사용된다. 그리고, 상기 상부 배선(45)은 물리적 기상 증착법(PVD) 또는 금속 유기 화학적 기상 증착법(MOVCD)을 사용하여, 20,000 Å 이하의 두께로 형성하며, 할로겐 기체를 사용하여 소정의 패턴으로 식각한다.
결국, 상기한 본 발명의 금속 배선 형성 방법에 따르면, 미세한 패턴을 형성하기 위하여 층간 절연막을 식각하는 방법을 사용하지 않고, 플러그용 금속막을 소정 형태로 패터닝한 후에 플러그 사이에 충분히 매립될 수 있는 층간 절연막을 증착함으로써, 미세한 선폭의 콘택홀을 정확히 형성하고, 층간 절연막 상부에 형성되는 상부 배선이 플러그를 통하여 하부 배선과 보다 정확하게 연결되도록 하는 것이 가능하다.
이상에서 자세히 설명한 바와 같이, 본 발명의 금속 배선 형성 방법에 따르면, 미세 패턴의 콘택홀을 형성하는 경우에 콘택홀이 완전히 노출되지 않아서 반도체 소자의 특성이 악화되는 것을 방지하고, 상부 배선과 하부 배선을 보다 효과적으로 연결시킬 수 있다.
또한, 콘택홀과 하부 배선의 정렬이 제대로 되지 않는 것을 방지하고, 플러그와 하부 배선을 효율적으로 정렬시킬 수 있다.
또한, 하부 배선과 콘택홀을 각각 따로 형성하는 경우보다 제조 공정을 줄임으로써, 경제적 비용 및 제조 시간을 단축시켜 수율을 증대시킬 수 있는 이점이 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (15)

  1. 반도체 기판 상에 하부 배선용 금속막을 형성하는 단계;
    상기 하부 배선용 금속막 상에 플러그용 도전막을 증착하고, 일정 형태로 패터닝하여 플러그를 형성하는 단계;
    상기 플러그 및 하부 배선용 금속막 상에 소정 형태의 감광막 패턴을 형성한 후에, 상기 하부 배선용 금속막을 식각하여 하부 배선을 형성하는 단계;
    상기 감광막 패턴을 제거하고, 플러그 및 하부 배선이 덮이도록 반도체 기판 상에 층간 절연막을 증착하는 단계; 및
    상기 플러그가 노출되도록 층간 절연막을 평탄화시키고, 상기 층간 절연막 상의 플러그와 접촉되는 상부 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 다층 금속 배선의 형성 방법.
  2. 제 1 항에 있어서, 상기 하부 배선용 금속막은
    알루미늄(Al), 크롬(Cr), 니켈(Ni), 백금(Pt), 또는 알루미늄 합금을 사용하는 것을 특징으로 하는 다층 금속 배선의 형성 방법.
  3. 제 2 항에 있어서, 상기 하부 배선용 알루미늄 합금은
    소량의 마그네슘(Mg), 구리(Cu), 또는 실리콘(Si)을 사용하는 것을 특징으로 하는 다층 금속 배선의 형성 방법.
  4. 제 2 항에 있어서, 상기 하부 배선은
    10,000 Å 이하의 두께로 형성하는 것을 특징으로 하는 다층 금속 배선의 형성 방법.
  5. 제 1 항에 있어서, 상기 플러그용 도전막은
    티타늄(Ti), 티타늄 질화막(TiN), 텅스텐 질화막(WN), 텅스텐(W), 탄탈륨(Ta), 또는 티타늄 텅스텐(TiW)을 사용하는 것을 특징으로 하는 다층 금속 배선의 형성 방법.
  6. 제 5 항에 있어서, 상기 플러그용 도전막은
    금속 유기 화학적 기상 증착법(MOCVD)을 이용하여,
    10,000 Å 이하의 두께로 형성하는 것을 특징으로 하는 다층 금속 배선의 형성 방법.
  7. 제 6 항에 있어서, 상기 플러그용 도전막은
    하부 배선 보다 1.5 배 이상의 두께로 형성하는 것을 특징으로 하는 다층 금속 배선의 형성 방법.
  8. 제 1 항에 있어서, 상기 플러그는
    인접한 플러그 사이의 거리가 3 um 이상이 되도록 형성하는 것을 특징으로 하는 다층 금속 배선의 형성 방법.
  9. 제 1 항에 있어서, 상기 층간 절연막은
    고밀도 플라즈마 화학적 기상 증착법(HDP-CVD)을 사용하여 형성하는 것을 특징으로 하는 다층 금속 배선의 형성 방법.
  10. 제 9 항에 있어서, 상기 층간 절연막은
    실리콘 산화막(SiO2), SOG, 또는 BPSG인 것을 특징으로 하는 다층 금속 배선의 형성 방법.
  11. 제 1 항 또는 제 10 항에 있어서, 상기 층간 절연막은
    화학적 기계 연마 공정 또는 플라즈마 식각 공정을 이용하여 평탄화시키는 것을 특징으로 하는 다층 금속 배선의 형성 방법.
  12. 제 1 항에 있어서, 상기 상부 배선은
    알루미늄(Al), 텅스텐(W) 또는 알루미늄 합금을 사용하는 것을 특징으로 하는 다층 금속 배선의 형성 방법.
  13. 제 12 항에 있어서, 상기 상부 배선용 알루미늄 합금은
    소량의 마그네슘(Mg), 구리(Cu), 또는 실리콘(Si)을 사용하는 것을 특징으로 하는 다층 금속 배선의 형성 방법.
  14. 제 12 항에 있어서, 상기 상부 배선은
    물리적 기상 증착법, 또는 금속 유기 화학적 기상 증착법(MOCVD)을 이용하여,
    20,000 Å 이하의 두께로 형성하는 것을 특징으로 하는 다층 금속 배선의 형성 방법.
  15. 제 12 항 또는 제 14 항에 있어서, 상기 상부 배선은
    할로겐 기체를 사용하여 패터닝하는 것을 특징으로 하는 다층 금속 배선의 형성 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100504553B1 (ko) * 2000-12-21 2005-08-03 주식회사 하이닉스반도체 반도체 소자의 금속 배선 제조 방법
KR100846384B1 (ko) * 2002-06-29 2008-07-15 주식회사 하이닉스반도체 반도체 장치의 제조방법
US9520359B2 (en) 2014-10-30 2016-12-13 Samsung Electronics Co., Ltd. Semiconductor device, display driver integrated circuit including the device, and display device including the device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0870044A (ja) * 1994-06-20 1996-03-12 Sony Corp 半導体装置の製造方法
KR0172791B1 (ko) * 1995-12-29 1999-03-30 김주용 반도체 소자의 다층배선 형성방법
JPH10173051A (ja) * 1996-12-12 1998-06-26 Sony Corp 配線形成方法
KR19990061060A (ko) * 1997-12-31 1999-07-26 김영환 반도체 소자의 콘택 형성방법
KR20010038175A (ko) * 1999-10-22 2001-05-15 윤종용 반도체 소자의 금속배선 형성방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100504553B1 (ko) * 2000-12-21 2005-08-03 주식회사 하이닉스반도체 반도체 소자의 금속 배선 제조 방법
KR100846384B1 (ko) * 2002-06-29 2008-07-15 주식회사 하이닉스반도체 반도체 장치의 제조방법
US9520359B2 (en) 2014-10-30 2016-12-13 Samsung Electronics Co., Ltd. Semiconductor device, display driver integrated circuit including the device, and display device including the device

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