KR100504553B1 - 반도체 소자의 금속 배선 제조 방법 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 55
- 239000002184 metal Substances 0.000 title claims abstract description 55
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 56
- 229910052721 tungsten Inorganic materials 0.000 claims description 56
- 239000010937 tungsten Substances 0.000 claims description 56
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 29
- 229910018182 Al—Cu Inorganic materials 0.000 claims description 22
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 7
- 239000010410 layer Substances 0.000 abstract description 161
- 239000011229 interlayer Substances 0.000 abstract description 6
- 230000002950 deficient Effects 0.000 abstract description 3
- 238000001465 metallisation Methods 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 description 21
- 239000007789 gas Substances 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 230000006911 nucleation Effects 0.000 description 5
- 238000010899 nucleation Methods 0.000 description 5
- 239000010949 copper Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 239000011148 porous material Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000010943 off-gassing Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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Abstract
본 발명은 전도성 플러그를 형성한 후 층간 절연층을 적층하여 배선의 불량을 방지하는 반도체 소자의 금속 배선 제조 방법에 관한 것으로, 기판상에 제 1 금속층을 향성하는 단계; 제 1 금속층상에 전도성 플러그를 형성하는 단계; 제 1 금속층을 식각하여 제 1 금속 배선층을 형성하는 단계; 전도성 플러그 및 제 1 금속 배선층상에 절연층을 형성하고 전도성 플러그가 노출될 때까지 식각하는 단계; 전도성 플러그상에 제 2 금속 배선층을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 전도성 플러그를 형성한 후 층간 절연층을 적층하고 플러그상에 배선층을 형성하여 배선의 불량을 방지하는 반도체 소자의 금속 배선 제조 방법에 관한 것이다.
반도체 소자가 고집적화함에 따라 다층배선의 사용 및 단차의 증가에 따르는 평탄화의 어려움이 가중되었다.
이러한 문제의 해결책의 하나로 유동성이 좋은 SOG계열의 산화층을 금속 배선과 금속 배선사이의 충진제 및 평탄화 절연층으로 사용하였다.
그런데 SOG 계열의 산화층은 플러그용 금속층 증착시 누출가스에 의한 금속층 증착 불량이 발생되어 금속 배선의 불량을 초래하여 수율 감소의 원인을 제공한다.
이러한 문제를 해결하기 위하여 장벽 금속층의 두께 증가, 텅스텐 증착 조건의 변경, SOG계열의 산화층 두께 감소, 그리고 콘택 프로파일의 개선등의 조치를 취하였지만 근본적으로 해결할 수 없었다.
이와 같은 문제를 해결하기 위하여 제시되고 있는 것이 전도성 플러그를 형성한 후 층간 절연층을 적층하는 방법이다.
이하 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 금속 배선 제조 방법을 설명하면 다음과 같다.
도 1a내지 도 1i는 종래 기술의 반도체 소자의 금속 배선 제조 방법의 공정 단면도이다
도 1a와 같이, 반도체 소자의 게이트 전극(도면에 도시되지 않음), 불순물 영역(도면에 도시되지 않음), 그리고 캐패시터(도면에 도시되지 않음) 등이 형성되고 그 위에 절연층(도면에 도시되지 않음)이 적층된 반도체 기판(1)상에 제 1 Ti층(2)과 Ti(2)상에 Al-Cu층(구리가 포함된 알루미늄층)층(3)과, Al-Cu층(3)상에 제 2 Ti층(4)과 제 2 Ti층(4)상에 TiN층(5)을 순차 적층하여 금속 배선(metal line)을 형성한다.
도 1b와 같이, TiN층(5)상에 층간절연층으로 제1 TEOS(tetraethoxysilane) 층(6)을 형성하고, 도 1(c)와 같이, 제 1 TEOS층(6)상에 절연층 물질 중의 하나인 SOG(spin on glass)층(7)을 FOx 또는 TCPS을 사용하여 도포한다.
SOG층(7)은 금속 라인사이의 갭 충진(gap filling)과 평탄화 측면에서 우수하기 때문에 사용한다.
도 1d와 같이, SOG층(7)상에 층간 절연층으로 다시 제 2 TEOS층(8)을 형성하여 금속 라인사이의 절연층은 TEOS/SOG/TEOS의 3 중층 구조를 갖게 된다.
도 1e와 같이, 금속 라인을 연결하기 위해 Al-Cu층(3)이 노출될 때까지 제 2 Ti층(4), TiN층(5), 제 1 TEOS층(6), SOG층(7), 그리고 제 2 TEOS층(8)을 식각하여 콘택홀(contact hole)(9)을 형성한다.
도 1f와 같이, 스퍼터 식각(sputter etch)을 실시하여 콘택홀(9)의 형성후의 잔류 이물을 제거함과 동시에 콘택홀(9)의 개구 부분(opening region)를 경사지게 하고, 콘택홀(9)을 포함한 제 2 TEOS층(8)상에 장벽 금속층(barrier metal layer)으로 Ti층(10)과 Ti층(10)상에 TiN층(11)을 형성한다.
여기서 스퍼터 식각은 CVD 텅스텐의 증착시 콘택홀(9)의 개구 부분에서 다른 부분 보다 텅스텐층이 더 두꺼워지는 오버행(overhang)에 의해 콘택홀(9)의 입구가 봉쇄되는 것을 방지하기 실시한다.
그리고 반응 가스로 WF6와 SiH4를 이용하여 CVD(chemical vaper deposition) 텅스텐을 증착하게 되면 콘택홀(9)의 측면에 노출되어 있는 SOG층(7)으로 부터 가스누출(outgassing)이 시작되고 이로 인해 CVD 텅스텐의 반응가스들이 콘택홀(9)내부로 들어오는 데 저항을 받기 시작한다.
반응 가스들은 콘택 홀(9)의 하면까지 도달하기 힘들뿐 아니라, 콘택홀(9) 측면에서도 가스누출에 의하여 정상적인 핵생성(nucleation) 반응을 일으키지 못하고 누출가스에 의해 밀려나 CVD 텅스텐의 반응 가스들은 콘택홀(9)의 입구에서 반응을 일으키게 된다.
핵생성이후 CVD 텅스텐의 반응 또한 핵생성이 진행된 부분에서 일어나므로 CVD 텅스텐 증착이 끝났을 때는 도 1g와 같이, 콘택홀(9)을 포함한 TiN층(11)상에 증착된 CVD 텅스텐층(12)는 콘택홀(9)의 하부에 기공(void)(13)이 발생하게 된다.
도 1h와 같이, CVD 텅스텐층(12)을 에치백(etch back)하여 콘택홀(9) 내부에만 CVD 텅스텐층(12)을 잔류시켜 텅스텐 플러그(14)를 형성하고, 도 1i와 같이, 텅스텐 프러그(14)상에 Al-Cu층(15)와 Al-Cu(15)상에 TiN층(16)을 형성하여 금속 배선을 완료한다.
그러나 텅스텐 플러그(14)내의 기공(13)으로 인해 신뢰성있는 배선이 이루어질 수 없게 된다.
종래 기술의 반도체 소자의 금속 배선 제조 방법은 콘택홀(9)의 형성 후 CVD 텅스텐층의 장벽 금속층으로 Ti(10)/TiN(11)을 사용한다.
이 Ti(10)/TiN(11)층은 스퍼터(sputter)방식으로 형성하기 때문에 콘택홀(9)의 측면에 증착되는 두께가 매우 얇게 된다.
그리고 CVD 텅스텐이 증착될 때 먼저 텅스텐의 핵생성 반응이 일어나게 되는 데 콘택홀(9)의 측면에 드러나 있는 SOG층(7)으로 부터 H2O 가스가 누출되기 시작하여 장벽 금속층인 Ti(10)/TiN(11)의 결정 경계(grain boundary)를 통해 나오게 된다.
누출가스는 콘택홀(9) 식각시 감광층의 제거 및 폴리머(polymer) 제거시 SOG층이 손상을 받게 되어 수분이 흡착되고 고온의 CVD 텅스텐 증착시 가스로 누출되게 된다.
발생되는 가스는 CVD 텅스텐의 반응 가스인 WF6와 SiH4의 진입 및 반응을 방해하여 균일한 핵생성이 이루어지지 않게 되고, 결과적으로 텅스텐이 성장할 수 있는 여건이 콘택홀(9) 내부에서 이루어지지 않아 충진 불량(filling fail)을 유발한다.
이와 같은 종래 기술의 반도체 소자의 금속 배선 제조 방법은 다음과 같은 문제가 있다.
금속 배선과 금속 배선사이의 절연층으로 갭 충진 및 평탄화 특성이 우수한 SOG층을 사용하고 있으며 금속 배선사이를 연결하기 위한 콘택홀 형성시 SOG는 콘택홀의 측면에 노출되게 된다.
SOG물질로 FOx 또는 TCPS라는 물질을 사용하는 데 물질의 특성상 고온에서 H2/NH4등의 가스가 배출되어 콘택 플러그 물질인 CVD 텅스텐을 증착할 때 SOG로 부터 빠져나오는 CVD 텅스텐 반응 가스의 콘택홀 내부로의 진입을 방해하여 CVD텅스텐의 충진 불량을 유발하고 이로 인해 금속 배선이 단선되어 반도체 소자에 치명적인 결함을 발생시킨다.
또한 콘택 홀을 형성하고 텅스텐 플러그를 형성하게 되면 텅스텐 플러그에 리세스(recess)가 형성되어 평탄화 공정이 필요하게 되어 공정이 복잡하여 진다.
도 2는 종래 기술의 SOG층의 누출가스로 인해 콘택홀의 텅스텐 플러그 내에 기공이 생긴 금속 배선 단면도 사진을 나타낸 것으로 절연층의 물질로 SOG층이 포함되어 있고 SOG층의 노출면에 장벽 금속층이 형성되어 있지만 SOG층의 누출가스를 막지 못하고 이로 인하여 CVD 텅스텐이 콘택홀 내부에 완전히 충진되지 못한 불량을 보여주고 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 금속 배선 제조 방법의 문제를 해결하기 위한 것으로, 전도성 플러그를 형성한 후 층간 절연층을 적층하고 플러그상에 배선층을 형성하여 배선의 불량을 방지하는 반도체 소자의 금속 배선 제조 방법을 제공하는 데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 제조 방법은 반도체 소자의 금속 배선 제조 방법은 기판상에 제 1 Ti층과 상기 제 1 Ti상에 Al-Cu층과, 상기 Al-Cu층상에 제 2 Ti층과 상기 제 2 Ti층상에 TiN층을 순차 적층하는 단계; 상기 TiN층상에 텅스텐 플러그을 형성하는 단계; 상기 텅스텐 플러그와 상기 TiN층상에 감광층 패턴을 형성하고 상기 감광층 패턴을 마스크로 하여 상기 제 1 Ti층, 상기 Al-Cu층, 상기 제 2 Ti층 그리고 TiN층을 식각하여 제 1 차 금속 배선층을 형성하는 단계; 상기 텅스텐 플러그와 상기 제 1 차 금속 배선층을 포함한 상기 기판상에 절연층을 형성하는 단계; 상기 텅스텐 플러그가 노출될 때까지 절연층을 식각하는 단계; 상기 텅스텐 플러그상에 제 3 Ti층와, 상기 제 3 Ti층상에 제 2 Al-Cu층과, 상기 제 2 Al-Cu층상에 제 4 Ti층과, 상기 제 4 Ti층상에 제 2 TiN층로 구성되는 제 2 차 금속 배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
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이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 금속 배선 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 3a내지 도 3j는 본 발명에 따른 반도체 소자의 금속 배선 제조 방법의 공정 단면도이다.
도 3a와 같이, 반도체 소자의 게이트 전극(도면에 도시되지 않음), 불순물 영역(도면에 도시되지 않음), 그리고 캐패시터(도면에 도시되지 않음) 등이 형성되고 그 위에 절연층(도면에 도시되지 않음)이 적층된 반도체 기판(51)상에 제 1 Ti층(52)과 제 1 Ti(52)상에 Al-Cu층(구리가 포함된 알루미늄층)(53)과, Al-Cu층(53)상에 제 2 Ti층(54)과 제 2 Ti층(54)상에 제 1 TiN층(55)을 순차 적층하여 금속 배선(metal line)을 형성한다.
이러한 금속 배선의 적층구조는 Al-Cu층(53)의 EM(electro-migration) 특성을 향상시키기 위한 것이다.
도 3b와 같이, 상기 제 1 TiN층(55)상에 CVD(chemical vaper deposition) 텅스텐층(56)을 형성하고, 도 3c와 같이, 제 1 감광층을 형성하고 노광 및 현상하여 제 1 감광층 패턴(57)을 형성한다.
도 3d와 같이, 상기 제 1 감광층 패턴(57)을 마스크로 하여 CVD 텅스텐층(56)을 식각하여 텅스텐 플러그(58)을 형성하고, 도 3e와 같이, 상기 제 1 감광층 패턴(57)을 제거한 후, 상기 텅스텐 플러그(58)와 제 1 TiN층(55)상에 제 2 감광층(59)을 도포하고, 도 3f와 같이, 제 2 감광층을 노광 및 현상하여 제 2 감광층 패턴(60)을 형성한다.
이때 텅스텐 플러그(58)이 형성되어 있는 영역에서는 제 2 감광층 패턴(60)이 텅스텐 플러그(58)를 완전히 감싼 형태로 텅스텐 플러그(58)보다는 큰 패턴으로 형성한다.
도 3g와 같이, 제 2 감광층 패턴(60)을 마스크로 하여 제 1 Ti층(52), Al-Cu층(53), 제 2 Ti층(54) 그리고 TiN층(55)을 식각하여 제 1 차 금속 배선층(61)을 형성한다.
도 3h와 같이, 텅스텐 플러그(58)과 제 1 차 금속 배선층(61)을 포함한 반도체 기판(51)상에 라이너 산화층(liner oxide)로 TEOS(tetraethoxysilane)층(62)을 형성하고, TEOS층(62)상에 SOG(spin on glass)계열의 산화층(63)을 형성한다.
도 3i와 같이, 텅스텐 플러그(58)가 노출될 때까지 산화층(63)과 TEOS층(62)을 식각한다.
도 3j와 같이, 텅스텐 플러그(58)을 포함한 산화층(63)상에 제 3 Ti층(64)과, 제 3 Ti층(64)상에 제 2 Al-Cu층(65)과, 제 2 Al-Cu층(65)상에 제 4 Ti층(66)과, 제 4 Ti층(66)상에 제 2 TiN층(67)을 순차 적층하고 식각하여 텅스텐 플러그(58)과 대응되는 부분에 제 3 Ti층(64), 제 2 Al-Cu층(65), 제 4 Ti층(66) 그리고 제 2 TiN층(67)으로 구성되는 제 2 차 금속 배선층(68)을 형성한다.
이와 같은 본 발명에 따른 반도체 소자의 금속 배선 제조 방법은 다음과 같은 효과가 있다.
첫 번째, 콘택홀 형성 후 텅스텐을 충진시켜 플러그를 형성하는 것이 아니라 텅스텐층을 형성하고 식각하여 플러그를 형성함으로써 플러그 내부에 기공이 발생할 위험이 없다.
두 번째, 콘택 홀을 형성하지 않고 텅스텐 플러그를 형성하기 때문에 장벽 금속층을 증착할 필요가 없어 공정이 단순화되는 효과가 있다.
세 번째, 텅스텐 플러그에 리세스(recess)가 형성되지 않아 칩 사이즈(chip size)을 줄일 수 있고 별도의 평탄화 공정이 필요없어 공정이 단순하여 지기 때문에 수율 향상 및 제조 원가 절감에 기여할 수 있다.
도 1a내지 도 1i는 종래 기술의 반도체 소자의 금속 배선 제조 방법의 공정 단면도
도 2는 종래 기술의 SOG층의 누출가스로 인해 콘택홀의 텅스텐 플러그내에 기공이 생긴 금속 배선 단면도 사진
도 3a내지 도 3j는 본 발명에 따른 반도체 소자의 금속 배선 제조 방법의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
51 : 반도체 기판 52 : 제 1 Ti층
53 : Al-Cu층 54 : 제 2 Ti층
55 : TiN층 56 : 텅스텐층
57 : 제 1 감광층 패턴 58 : 텅스텐 플러그
59 : 제 2 감광층 60 : 제 2 감광층 패턴
61 : 제 1 차 금속 배선층 62 : TEOS층
63 : SOG계열의 산화층 64 : 제 3 Ti층
65 : 제 2 Al-Cu층 66 : 제 4 Ti층
67 : 제 2 TiN층 68 : 제 2 차 금속 배선층
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- 기판상에 제 1 Ti층과 상기 제 1 Ti상에 Al-Cu층과, 상기 Al-Cu층상에 제 2 Ti층과 상기 제 2 Ti층상에 TiN층을 순차 적층하는 단계;상기 TiN층상에 텅스텐 플러그을 형성하는 단계;상기 텅스텐 플러그와 상기 TiN층상에 감광층 패턴을 형성하고 상기 감광층 패턴을 마스크로 하여 상기 제 1 Ti층, 상기 Al-Cu층, 상기 제 2 Ti층 그리고 TiN층을 식각하여 제 1 차 금속 배선층을 형성하는 단계;상기 텅스텐 플러그와 상기 제 1 차 금속 배선층을 포함한 상기 기판상에 절연층을 형성하는 단계;상기 텅스텐 플러그가 노출될 때까지 절연층을 식각하는 단계;상기 텅스텐 플러그상에 제 3 Ti층와, 상기 제 3 Ti층상에 제 2 Al-Cu층과, 상기 제 2 Al-Cu층상에 제 4 Ti층과, 상기 제 4 Ti층상에 제 2 TiN층로 구성되는 제 2 차 금속 배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
- 제 4 항에 있어서, 상기 감광층 패턴은 상기 텅스텐 플러그을 완전히 감싼 형태로 상기 텅스텐 플러그보다는 큰 패턴으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
- 제 4 항에 있어서, 상기 절연층은 상기 텅스텐 플러그와 상기 제 1 차 금속 배선층을 포함한 상기 기판상에 라이너 산화층을 형성하는 단계와 상기 라이너 산화층상에 SOG 계열의 산화층을 형성하는 단계를 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
- 제 6 항에 있어서, 상기 라이너 산화층은 TEOS(tetraethoxysilane)층으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR10-2000-0079573A KR100504553B1 (ko) | 2000-12-21 | 2000-12-21 | 반도체 소자의 금속 배선 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR10-2000-0079573A KR100504553B1 (ko) | 2000-12-21 | 2000-12-21 | 반도체 소자의 금속 배선 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR20020050424A KR20020050424A (ko) | 2002-06-27 |
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Family
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| Application Number | Title | Priority Date | Filing Date |
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| KR10-2000-0079573A KR100504553B1 (ko) | 2000-12-21 | 2000-12-21 | 반도체 소자의 금속 배선 제조 방법 |
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|---|---|
| KR (1) | KR100504553B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025412A (ja) * | 1988-02-02 | 1990-01-10 | Natl Semiconductor Corp <Ns> | 集積回路基板上の装置をメタリゼーション層へ接続させる方法 |
| US5654216A (en) * | 1996-04-08 | 1997-08-05 | Chartered Semiconductor Manufacturing Pte Ltd. | Formation of a metal via structure from a composite metal layer |
| KR20010061788A (ko) * | 1999-12-29 | 2001-07-07 | 박종섭 | 플러그 형성 후에 층간 절연막을 증착하는 다층 금속배선의 형성 방법 |
-
2000
- 2000-12-21 KR KR10-2000-0079573A patent/KR100504553B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025412A (ja) * | 1988-02-02 | 1990-01-10 | Natl Semiconductor Corp <Ns> | 集積回路基板上の装置をメタリゼーション層へ接続させる方法 |
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| KR20010061788A (ko) * | 1999-12-29 | 2001-07-07 | 박종섭 | 플러그 형성 후에 층간 절연막을 증착하는 다층 금속배선의 형성 방법 |
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|---|---|
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