KR100223913B1 - 반도체 소자의 텅스텐 플러그 형성 방법 - Google Patents

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Abstract

본 발명은 다층 배선 공정에서 금속 배선간의 전기적 접속을 위한 플러그층에서의 결함발생을 억제하여 금속 배선의 신뢰성을 향상시키는데 적당하도록한 반도체 소자의 텅스텐 플러그 형성 방법에 관한 것으로, 반도체 소자의 하부 전도층상에 층간 절연층을 형성하고 상기의 층간 절연층을 선택적으로 제거하여 하부 전도층이 선택적으로 노출되는 콘택홀을 형성하는 공정과, 상기의 노출된 하부 전도층의 표면과 층간 절연층의 표면에 제 1 핵 생성층을 형성하는 공정과, 상기의 제 1 핵 생성층이 형성된 전면에 제 1 텅스텐막을 콘택홀의 일부가 매립되도록 형성하는 공정과, 상기 제 1 텅스텐막의 전면에 제 2 핵 생성층을 형성하고 상기의 제 1 텅스텐막과 공정 조건을 달리하여 전면에 접속홀의 전체가 매립되도록 제 2 텅스텐막을 형성하는 공정과, 상기의 제 1,2 핵 생성층을 포함하는 제 1,2 텅스텐막을 에치백하여 텅스텐 플러그층을 형성하는 공정과, 상기의 텅스텐 플러그층에 콘택되는 상부 전도층을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자의 텅스텐 플러그 형성 방법
본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 다층 배선 공정에서 금속 배선간의 전기적 접속을 위한 플러그층에서의 결함발생을 억제하여 금속 배선의 신뢰성을 향상시키는데 적당하도록한 반도체 소자의 텅스텐 플러그 형성 방법에 관한 것이다.
현재, 일반적으로 다층 배선 형성 공정에서 텅스텐 필름을 사용한 금속 플러그층을 형성하기 위해서는 노출된 하부 배선층에 핵생성층을 형성하기 위한 누클레이션 스텝(Nucleation Step)을 하여야 한다. 이밖에도 전기 전도성을 좋게하기 위한 플러그층 형성 공정 그리고 스텝커버리지를 좋게 하기위한 에치백 등의 평탄화 공정을 하게된다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 텅스텐 플러그에 관하여 설명하면 다음과 같다.
도 1a내지 도 1c는 종래 기술의 텅스텐 플러그 형성을 위한 공정 단면도이고, 도 2a와 도 2b는 종래 기술의 금속 배선의 공정 단면도이다. 그리고 도 3은 종래 기술에 의한 텅스텐 플러그의 단면 사진이다.
종래 기술의 텅스텐 플러그 형성 공정은 먼저, 도 1a 에서와 같이, 하부 배선층(또는 셀 트랜지스터의 불순물 확산 영역 등의)(1)상에 산화막 등을 사용하여 층간 절연층(2)을 형성한다.
이어, 상기의 층간 절연층(2)을 선택적으로 식각하여 상기의 하부 배선층(1)이 선택적으로 노출되도록 콘택홀(3)을 형성한다.
그리고 도 1b에서와 같이, WF6+ SiH4를 사용하여 상기의 콘택홀(3)에 의해 노출된 하부 배선층(1)의 표면과 층간 절연층(2)의 표면에 핵 생성층(4)을 형성한다. 이때의 핵 생성층(4)을 형성하기 위한 공정 조건은 챔버내의 온도를 400 ∼ 500℃로 하고, 1 ∼ 3 torr의 저압에서 200Å의 두께로 형성한다.
이어, 도 1c에서와 같이, 상기의 핵 생성층(4)이 형성된 전면에 플러그층을 형성하기 위한 텅스텐막(5)을 형성하는데, 텅스텐막(5)을 배선의 전기 전도성을 향상시키기 위한 1차 형성 공정과 콘택홀(3)을 완전 매립하기 위한 2차 형성 공정으로 진행한다.
상기의 텅스텐막(5)의 1차 형성 공정은 챔버 내부의 압력을 50 ∼ 100 Torr로 하고 WF6/H2가스를 1:60의 비율로 사용하여 500 ∼ 1000Å의 두께로 형성한다.
그리고 텅스텐막(5)의 2차 형성 공정은 WF6/H2가스를 1:6의 비율로 사용하여 진행하는데 이는 WF6가스의 비율을 상대적으로 증가시켜 텅스텐막의 증착속도를 빠르게하기 위함이다.
상기와 같은 1,2차 공정으로 형성되는 텅스텐막(5)의 두께는 5000Å정도된다.
그리고 도 1d에서와 같이, 상기의 텅스텐막(5)을 에치백하여 텅스텐 플러그(6)를 형성한한다.
이어, 상기의 텅스텐 플러그(6)를 포함하는 전면에 스퍼터링 공정으로 알루미늄막을 형성하고 패터닝하여 상부 배선층(7)을 형성한다.
이때, 상기의 텅스텐 플러그(6)가 결함 발생 없이 콘택홀(3)에 완전 매립되고 굴곡이 없어야 후속되는 상부 배선층(7)이 정확하게 형성되어 특성 저하가 발생하지 않게된다.
이와 같은 종래 기술의 반도체 소자의 텅스텐 플러그 형성 공정에 있어서는 콘텍홀을 매립하는 텅스텐막의 형성 공정에 있어서 플러그층이 완전매립되지 않아 금속 배선의 전기적 특성을 저하시킨다.
또한, 플러그층을 형성하기 위해 텅스텐막을 평탄화하여도 굴곡(Key-hole)이 도 2에서와 같이 존재하여 상부 배선층을 형성하기 위한 알루미늄막의 증착이 제대로 이루지지않는다. 그러므로 단선등이 발생하여 상부 배선층의 전기적 특성이 좋지 않게된다.
본 발명은 상기와 같은 종래 기술의 텅스텐 플러그층의 형성 공정의 문제점을 해결하기 위하여 안출한 것으로, 다층 배선 공정에서 금속 배선간의 전기적 접속을 위한 플러그층에서의 결함발생을 억제하여 금속 배선의 신뢰성을 향상시키는데 적당하도록한 반도체 소자의 텅스텐 플러그 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1e는 종래 기술의 텅스텐 플러그 형성을 위한 공정 단면도
도 2는 종래 기술에 의한 텅스텐 플러그의 단면 사진
도 3a내지 도 3f는 본 발명에 따른 텅스텐 플러그 형성을 위한 공정 단면도
도 4는 본 발명에 따른 텅스텐 플러그의 단면 사진
도면의 주요 부분에 대한 부호의 설명
30. 하부 배선층31. 층간 절연층
32. 제 1 핵생성층33. 제 1 텅스텐막
34. 제 2 핵생성층35. 제 2 텅스텐막
36. 플러그층37. 상부 배선층
다층 배선에서 배선층들간의 전기적 통로로 사용되는 플러그층에서의 결함 발생을 억제하기 위한 본 발명의 반도체 소자의 텅스텐 플러그 형성 방법은 반도체 소자의 하부 전도층상에 층간 절연층을 형성하고 상기의 층간 절연층을 선택적으로 제거하여 하부 전도층이 선택적으로 노출되는 콘택홀을 형성하는 공정과, 상기의 노출된 하부 전도층의 표면과 층간 절연층의 표면에 제 1 핵 생성층을 형성하는 공정과, 상기의 제 1 핵 생성층이 형성된 전면에 제 1 텅스텐막을 콘택홀의 일부가 매립되도록 형성하는 공정과, 상기 제 1 텅스텐막의 전면에 제 2 핵 생성층을 형성하고 상기의 제 1 텅스텐막과 공정 조건을 달리하여 전면에 접속홀의 전체가 매립되도록 제 2 텅스텐막을 형성하는 공정과, 상기의 제 1,2 핵 생성층을 포함하는 제 1,2 텅스텐막을 에치백하여 텅스텐 플러그층을 형성하는 공정과, 상기의 텅스텐 플러그층에 콘택되는 상부 전도층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 텅스텐 플러그 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 3a내지 도 3f는 본 발명에 따른 텅스텐 플러그 형성을 위한 공정 단면도이고, 도 4는 본 발명에 따른 텅스텐 플러그의 단면 사진이다.
본 발명의 반도체 소자의 텅스텐 플러그 형성 공정은 핵 생성층을 형성하기 위한 누클레이션 스텝을 한 번이 아닌 그 이상의 횟수를 실시하여 플러그층이 정확하게 형성되도록한 것으로, 공정 순서는 다음과 같다.
먼저, 도 3a에서와 같이, 하부 배선층(또는 셀 트랜지스터의 불순물 확산 영역 등의)(30)상에 산화막 등을 사용하여 층간 절연층(31)을 형성한다.
이어, 상기의 층간 절연층(31)을 선택적으로 식각하여 상기의 하부 배선층(30)이 선택적으로 노출되도록 콘택홀을 형성한다.
그리고 WF6+ SiH4가스를 사용하여 상기의 콘택홀에 의해 노출된 하부 배선층(30)의 표면과 층간 절연층(31)의 표면에 제 1 핵 생성층(32)을 형성한다. 이때의 제 1 핵 생성층(32)을 형성하기 위한 공정 조건은 챔버내의 온도를 400 ∼ 500℃로 하고, 1 ∼ 3 torr의 저압에서 200Å의 두께로 형성한다.
이어, 도 3b에서와 같이, 상기의 제 1 핵 생성층(32)이 형성된 전면에 플러그층을 형성하기 위한 제 1 텅스텐막(33)을 형성하는데, 제 1 텅스텐막(33)은 챔버 내부의 압력을 80 Torr로 하고 WF6/H2가스를 1:60의 비율로 사용하여 2300Å의 두께로 형성한다. 이때, 제 1 텅스텐막(33)의 하부의 800Å 두께의 텅스텐층은 전기적 특성을 향상시키기 위한 층이고, 상부의 1500Å 두께의 텅스텐층은 1차로 접속홀을 매립하기 위한층이다.
그리고 도 3c에서와 같이, 챔버 내부의 압력을 2 Torr로 낮추어 두 번째 누클레이션 공정을 하여 제 2 핵 생성층(34)을 100Å 정도의 두께로 형성한다.
이어, 도 3d에서와 같이, 상기의 제 2 핵 생성층(34)이 형성된 전면에 챔버의 압력을 100 Torr로 높이고 WF6/H2가스를 1:6의 비율로 사용하여 접속홀을 매립하기 위한 제 2 텅스텐막(35)을 2400Å정도의 두께로 형성한다.
상기 텅스텐막(35)의 형성 공정에서 WF6/H2가스를 1:6의 비율로 사용하여 진행하는데 이는 WF6가스의 비율을 상대적으로 증가시켜 텅스텐막의 증착속도를 빠르게하기 위함이다.
상기와 같은 1,2차 공정으로 형성되는 텅스텐막(33)(35)의 전체 두께는 5000Å정도된다.
그리고 도 3e에서와 같이, 상기의 제 1,2 텅스텐막(33)(35)을 에치백하여 텅스텐 플러그층(36)을 형성한다.
이어, 도 3f에서와 같이, 상기의 텅스텐 플러그층(36)을 포함하는 전면에 스퍼터링 공정으로 알루미늄막을 형성하고 패터닝하여 상부 배선층(37)을 형성한다.
상기와 같은 본 발명의 텅스텐 플러그 형성 방법은 하부 배선층(30)과 상부 배선층(37)을 연결하기 위한 텅스텐 플러그 형성시에 핵 생성층을 두 번 형성하여 플러그에서 발생하는 배선의 특성 저하 원인을 제거한 것이다.
즉, 1차 누클레이션 공정으로 제 1 핵 생성층(32)을 형성 한후 전기 전도성을 향상시키기 위한층과 접속홀 매립을 위한 층을 갖는 제 1 텅스텐막(33)을 1차로 형성하고 다시 2차 누클레이션 공정으로 제 2 핵 생성층(34)을 형성하고 접속홀을 완전 매립하는 제 2 텅스텐막(35)을 형성하여 플러그층(36)을 형성하여 플러그층(36)에서 발생하는 굴곡을 없앤것이다.
이와 같은 본 발명의 반도체 소자의 텅스텐 플러그 형성 방법은 핵 생성층의 형성 및 텅스텐막 형성을 두 번에 걸쳐 실시하여 도 4에서와 같이, 종횡비가 큰 접속홀에서도 핀홀등이 발생하지 않고 플러그층 형성시에도 굴곡을 갖지 않아 평탄도가 좋아진다.
그러므로 후속되는 배선 공정이 효율적으로 이루어지고 상부 배선층과 하부 배선층의 전도 특성이 향상되는 효과가 있다.
플러그층에 콘택되는 상부 배선층의 단선 발생을 막아 배선의 신뢰성을 높이는 효과가 있다.

Claims (7)

  1. 반도체 소자의 하부 전도층상에 층간 절연층을 형성하고 상기의 층간 절연층을 선택적으로 제거하여 하부 전도층이 선택적으로 노출되는 콘택홀을 형성하는 공정과,
    상기의 노출된 하부 전도층의 표면과 층간 절연층의 표면에 제 1 핵 생성층을 형성하는 공정과,
    상기의 제 1 핵 생성층이 형성된 전면에 제 1 텅스텐막을 콘택홀의 일부가 매립되도록 형성하는 공정과,
    상기 제 1 텅스텐막의 전면에 제 2 핵 생성층을 형성하고 상기의 제 1 텅스텐막과 공정 조건을 달리하여 전면에 접속홀의 전체가 매립되도록 제 2 텅스텐막을 형성하는 공정과,
    상기의 제 1,2 핵 생성층을 포함하는 제 1,2 텅스텐막을 에치백하여 텅스텐 플러그층을 형성하는 공정과,
    상기의 텅스텐 플러그층에 콘택되는 상부 전도층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
  2. 제 1 항에 있어서, 하부 전도층은 하부 배선층 또는 셀 트랜지스터의 불순물 확산 영역 등인 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
  3. 제 1 항에 있어서, 제 1 핵 생성층은 WF6+ SiH4가스를 사용하여 400 ∼ 500℃의 온도 그리고 1 ∼ 3 torr의 압력에서 200Å(±30Å)의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
  4. 제 1 항에 있어서, 제 1 텅스텐막은 WF6/H2가스를 1:60의 비율로 사용하여 80 Torr(±10%) 압력에서 2300Å(±50Å)의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
  5. 제 1 항에 있어서, 제 2 핵 생성층은 압력을 2 Torr로 낮추어 100Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
  6. 제 1 항에 있어서, 제 2 텅스텐막은 압력을 100 Torr로 하고 WF6/H2가스를 1:6의 비율로 사용하여 2400Å(±50Å)정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
  7. 제 1 항에 있어서, 상부 전도층은 알루미늄을 사용하여 스퍼터링 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
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