JPH05114578A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05114578A JPH05114578A JP27384891A JP27384891A JPH05114578A JP H05114578 A JPH05114578 A JP H05114578A JP 27384891 A JP27384891 A JP 27384891A JP 27384891 A JP27384891 A JP 27384891A JP H05114578 A JPH05114578 A JP H05114578A
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Abstract
(57)【要約】
【目的】 ＷＦ6 ガスによる半導体基板の侵食を阻止す
ることによって配線歩留まりを向上させる。 【構成】 半導体基板１にはｎ+ 拡散層３に対する電気
的接続を図るため層間絶縁膜２にコンタクトホールが形
成されている。コンタクトホールの壁面及び底面に沿っ
て、第１のＴｉ膜４及び第１のＴｉＮ膜５よりなる第１
の密着層が形成されている。該第１の密着層の内面に沿
ってＳｉ膜７よりなる第２の密着層が形成されている。
該第２の密着層の内側にはＷプラグ８が埋め込まれてお
り、Ｗプラグ８の上には、第２のＴｉ膜９、第２のＴｉ
Ｎ膜１０及びＡｉ−Ｓｉ−Ｃｕ膜１１からなる配線パタ
ーンが形成されている。
ることによって配線歩留まりを向上させる。 【構成】 半導体基板１にはｎ+ 拡散層３に対する電気
的接続を図るため層間絶縁膜２にコンタクトホールが形
成されている。コンタクトホールの壁面及び底面に沿っ
て、第１のＴｉ膜４及び第１のＴｉＮ膜５よりなる第１
の密着層が形成されている。該第１の密着層の内面に沿
ってＳｉ膜７よりなる第２の密着層が形成されている。
該第２の密着層の内側にはＷプラグ８が埋め込まれてお
り、Ｗプラグ８の上には、第２のＴｉ膜９、第２のＴｉ
Ｎ膜１０及びＡｉ−Ｓｉ−Ｃｕ膜１１からなる配線パタ
ーンが形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板と配線とを
電気的に接続するためコンタクトホール内に埋め込まれ
たＷプラグを備えた半導体装置及びその製造方法に関す
る。
電気的に接続するためコンタクトホール内に埋め込まれ
たＷプラグを備えた半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体装置の微細化及び高集積化
が進むにつれて、半導体基板と配線とを電気的に接続す
るコンタクトホールの径が微細化すると共にアスペクト
比も増大しつつある。
が進むにつれて、半導体基板と配線とを電気的に接続す
るコンタクトホールの径が微細化すると共にアスペクト
比も増大しつつある。
【０００３】このため、コンタクトホール内のＡＬ等の
導電膜の段差被覆性が低下し、配線の信頼性が低下する
のみならず、半導体基板と配線とを電気的に接続するこ
とが困難になってきた。
導電膜の段差被覆性が低下し、配線の信頼性が低下する
のみならず、半導体基板と配線とを電気的に接続するこ
とが困難になってきた。
【０００４】そこで、近時、コンタクトホールに段差被
覆性が良好なＷ膜を堆積してコンタクトホール内をＷ膜
で埋めた後、コンタクトホールから食み出したＷ膜をエ
ッチバックし、コンタクトホール内に残ったＷ膜をＷプ
ラグとする方法が採用されている。
覆性が良好なＷ膜を堆積してコンタクトホール内をＷ膜
で埋めた後、コンタクトホールから食み出したＷ膜をエ
ッチバックし、コンタクトホール内に残ったＷ膜をＷプ
ラグとする方法が採用されている。
【０００５】以下、従来のＷプラグを備えた半導体装置
及びその製造方法について説明する。
及びその製造方法について説明する。
【０００６】図１４は従来の製造方法により形成された
半導体装置のＷプラグの断面図であり、図１５〜図１８
は従来の製造方法の各工程を示す断面図である。同図に
おいて、１は半導体基板、２は層間絶縁膜、３はｎ+ 拡
散層、４は第１のＴｉ膜、５は第１のＴｉＮ膜、６はク
ラック、８はＷプラグ、９は第２のＴｉ膜、１０は第２
のＴｉＮ膜、１１はＡｉ−Ｓｉ−Ｃｕ膜、１５はＷ膜、
１８はエンクローチメントである。
半導体装置のＷプラグの断面図であり、図１５〜図１８
は従来の製造方法の各工程を示す断面図である。同図に
おいて、１は半導体基板、２は層間絶縁膜、３はｎ+ 拡
散層、４は第１のＴｉ膜、５は第１のＴｉＮ膜、６はク
ラック、８はＷプラグ、９は第２のＴｉ膜、１０は第２
のＴｉＮ膜、１１はＡｉ−Ｓｉ−Ｃｕ膜、１５はＷ膜、
１８はエンクローチメントである。
【０００７】以下、従来の製造方法を工程順に説明す
る。
る。
【０００８】まず、図１５に示すように、半導体基板１
上に形成されたｎ+ 拡散層３に対する電気的接続を図る
ため、ホトレジストをマスクにエッチングして層間絶縁
膜２にコンタクトホールを形成する。
上に形成されたｎ+ 拡散層３に対する電気的接続を図る
ため、ホトレジストをマスクにエッチングして層間絶縁
膜２にコンタクトホールを形成する。
【０００９】次に、図１６に示すように、層間絶縁膜２
の表面及びコンタクトホールの壁面及び底面に、密着層
を構成する第１のＴｉ膜３と第１のＴｉＮ膜４とをスパ
ッタ法により形成する。その際、密着層の段差被覆性の
悪さ及び密着層自体の１×１０10dyne/cm 程度の内部応
力によって、コンタクトホールのエッジ部にクラック６
が発生することがある。
の表面及びコンタクトホールの壁面及び底面に、密着層
を構成する第１のＴｉ膜３と第１のＴｉＮ膜４とをスパ
ッタ法により形成する。その際、密着層の段差被覆性の
悪さ及び密着層自体の１×１０10dyne/cm 程度の内部応
力によって、コンタクトホールのエッジ部にクラック６
が発生することがある。
【００１０】次に、図１７に示すように、ＷＦ6 ガスを
ＳｉＨ4ガスやＨ2 ガスで還元することにより、Ｗ膜１
５をコンタクトホールに該コンタクトホール径の１／２
以上の厚さに堆積してコンタクトホール内をＷ膜１５で
埋める。このとき、ＳｉＨ4 ガスやＨ2 ガスで還元され
ずに残ったＷＦ6 ガスがクラック６を通って半導体基板
１のＳｉと反応するので、半導体基板１が侵食されて半
導体基板１にエンクローチメント１８が発生する。
ＳｉＨ4ガスやＨ2 ガスで還元することにより、Ｗ膜１
５をコンタクトホールに該コンタクトホール径の１／２
以上の厚さに堆積してコンタクトホール内をＷ膜１５で
埋める。このとき、ＳｉＨ4 ガスやＨ2 ガスで還元され
ずに残ったＷＦ6 ガスがクラック６を通って半導体基板
１のＳｉと反応するので、半導体基板１が侵食されて半
導体基板１にエンクローチメント１８が発生する。
【００１１】次に、図１８に示すように、半導体基板１
の表面をエッチバックし、コンタクトホールから食み出
しているＷ膜１５、第１のＴｉＮ膜５及び第１のＴｉ膜
４を除去する。その後、新たに第２のＴｉ膜９、第２の
ＴｉＮ膜１０及びＡｌ−Ｓｉ−Ｃｕ膜１１をスパッタ法
により堆積した後、パターニングして第２のＴｉ膜９、
第２のＴｉＮ膜１０及びＡｌ−Ｓｉ−Ｃｕ膜１１よりな
る配線パターンを形成する。
の表面をエッチバックし、コンタクトホールから食み出
しているＷ膜１５、第１のＴｉＮ膜５及び第１のＴｉ膜
４を除去する。その後、新たに第２のＴｉ膜９、第２の
ＴｉＮ膜１０及びＡｌ−Ｓｉ−Ｃｕ膜１１をスパッタ法
により堆積した後、パターニングして第２のＴｉ膜９、
第２のＴｉＮ膜１０及びＡｌ−Ｓｉ−Ｃｕ膜１１よりな
る配線パターンを形成する。
【００１２】
【発明が解決しようとする課題】しかしながら、前述し
たように、従来の半導体装置の製造方法では、図１４、
図１７及び図１８に示すように密着層にクラック６が発
生することがある。クラック６が発生した状態でＷ膜１
５の埋め込みを行なうと、ＷＦ6 ガスがクラック６を通
って半導体基板１に至り、半導体基板１のＳｉと反応す
るので、半導体基板１が侵食されてエンクローチメント
１８が発生する。このエンクローチメント１８はその大
きさがｎ+ 拡散層３内に納まる程度であれば特に問題は
ないが、図１４、図１７及び１８に示したように、エン
クローチメント１８が+ 拡散層３を越えてＰＮ接合部に
達してしまうと、コンタクト部の接合リークの原因とな
り、配線歩留まりが低下するという問題がある。
たように、従来の半導体装置の製造方法では、図１４、
図１７及び図１８に示すように密着層にクラック６が発
生することがある。クラック６が発生した状態でＷ膜１
５の埋め込みを行なうと、ＷＦ6 ガスがクラック６を通
って半導体基板１に至り、半導体基板１のＳｉと反応す
るので、半導体基板１が侵食されてエンクローチメント
１８が発生する。このエンクローチメント１８はその大
きさがｎ+ 拡散層３内に納まる程度であれば特に問題は
ないが、図１４、図１７及び１８に示したように、エン
クローチメント１８が+ 拡散層３を越えてＰＮ接合部に
達してしまうと、コンタクト部の接合リークの原因とな
り、配線歩留まりが低下するという問題がある。
【００１３】本発明は、前記従来の問題点を解決し、Ｗ
Ｆ6 ガスによる半導体基板の侵食を阻止することによっ
て配線歩留まりを向上させることを目的とする。
Ｆ6 ガスによる半導体基板の侵食を阻止することによっ
て配線歩留まりを向上させることを目的とする。
【００１４】
【課題を解決するための手段】前記の目的を達成するた
め、請求項１の発明は、密着層を第１密着層と第２密着
層とからなる内外二重構造に形成すると共に内側の第２
密着層をＳｉ膜で構成することにより、第１密着層に発
生したクラックを通って第２密着層に至るＷＦ6 ガスを
第２密着層のＳｉと反応させるものである。
め、請求項１の発明は、密着層を第１密着層と第２密着
層とからなる内外二重構造に形成すると共に内側の第２
密着層をＳｉ膜で構成することにより、第１密着層に発
生したクラックを通って第２密着層に至るＷＦ6 ガスを
第２密着層のＳｉと反応させるものである。
【００１５】具体的に請求項１の発明が講じた解決手段
は、半導体基板に形成されたコンタクトホールの内部
に、該コンタクトホールの壁面及び底面との間に密着層
を介在せしめてＷプラグが埋め込まれてなる半導体装置
を前提とし、前記密着層をコンタクトホール壁面及び底
面側の第１の密着層と該第１の密着層の内側に形成され
たＳｉ膜よりなるＷプラグ側の第２の密着層とから構成
するものである。
は、半導体基板に形成されたコンタクトホールの内部
に、該コンタクトホールの壁面及び底面との間に密着層
を介在せしめてＷプラグが埋め込まれてなる半導体装置
を前提とし、前記密着層をコンタクトホール壁面及び底
面側の第１の密着層と該第１の密着層の内側に形成され
たＳｉ膜よりなるＷプラグ側の第２の密着層とから構成
するものである。
【００１６】請求項２の発明は請求項１の発明に係る半
導体装置を簡易且つ確実に製造する方法であって、半導
体装置の製造方法を、半導体基板上に形成されたコンタ
クトホールの壁面及び底面に沿って第１の密着層を形成
する工程と、該第１の密着層の内面に沿ってＳｉ膜より
なる第２の密着層を形成する工程と、該第２の密着層の
内側にＷプラグを埋め込み形成する工程とを有する構成
とするものである。
導体装置を簡易且つ確実に製造する方法であって、半導
体装置の製造方法を、半導体基板上に形成されたコンタ
クトホールの壁面及び底面に沿って第１の密着層を形成
する工程と、該第１の密着層の内面に沿ってＳｉ膜より
なる第２の密着層を形成する工程と、該第２の密着層の
内側にＷプラグを埋め込み形成する工程とを有する構成
とするものである。
【００１７】請求項３の発明は、請求項２の構成に、前
記第１の密着層はＴｉ膜とＴｉＮ膜又はＴｉ膜とＴｉＷ
膜よりなる構成を付加するものである。
記第１の密着層はＴｉ膜とＴｉＮ膜又はＴｉ膜とＴｉＷ
膜よりなる構成を付加するものである。
【００１８】請求項４の発明は、請求項２又は３の構成
に、前記第２の密着層をイオン注入法により形成する構
成を付加するものである。
に、前記第２の密着層をイオン注入法により形成する構
成を付加するものである。
【００１９】請求項５の発明は、請求項２又は３の構成
に、前記第２の密着層をスパッタ法により１０〜５０ｍ
μの膜厚を有するように形成する構成を付加するもので
ある。
に、前記第２の密着層をスパッタ法により１０〜５０ｍ
μの膜厚を有するように形成する構成を付加するもので
ある。
【００２０】請求項６の発明は、請求項２又は３の構成
に、前記第２の密着層をプラズマＣＶＤ法により１０〜
５０ｍμの膜厚を有するように形成する構成を付加する
ものである。
に、前記第２の密着層をプラズマＣＶＤ法により１０〜
５０ｍμの膜厚を有するように形成する構成を付加する
ものである。
【００２１】
【作用】請求項１の構成により、密着層はコンタクトホ
ール壁面及び底面側の第１の密着層とＳｉ膜よりなるＷ
プラグ側の第２の密着層とから構成されているため、Ｗ
プラグと第１の密着層との間にＳｉ膜よりなる第２の密
着層が介在しているので、第１の密着層にクラックが発
生していても、コンタクトホール内にＷ膜を堆積する際
に注入されるＷＦ6 ガスは第１の密着層のクラックを通
って第２の密着層に至り、該第２の密着層のＳｉと反応
する。
ール壁面及び底面側の第１の密着層とＳｉ膜よりなるＷ
プラグ側の第２の密着層とから構成されているため、Ｗ
プラグと第１の密着層との間にＳｉ膜よりなる第２の密
着層が介在しているので、第１の密着層にクラックが発
生していても、コンタクトホール内にＷ膜を堆積する際
に注入されるＷＦ6 ガスは第１の密着層のクラックを通
って第２の密着層に至り、該第２の密着層のＳｉと反応
する。
【００２２】請求項２〜６の構成により、コンタクトホ
ールの壁面及び底面に第１の密着層を形成する工程とＷ
プラグを埋め込み形成する工程との間に、第１の密着層
の内面に沿ってＳｉ膜よりなる第２の密着層を形成する
工程を有しているため、得られる半導体装置において
は、Ｗプラグと第１の密着層との間にＳｉ膜よりなる第
２の密着層が介在している。このため、第１の密着層に
クラックが発生していても、ＷＦ6 ガスは第１の密着層
のクラックを通って第２の密着層に至った後、該第２の
密着層のＳｉと反応する。
ールの壁面及び底面に第１の密着層を形成する工程とＷ
プラグを埋め込み形成する工程との間に、第１の密着層
の内面に沿ってＳｉ膜よりなる第２の密着層を形成する
工程を有しているため、得られる半導体装置において
は、Ｗプラグと第１の密着層との間にＳｉ膜よりなる第
２の密着層が介在している。このため、第１の密着層に
クラックが発生していても、ＷＦ6 ガスは第１の密着層
のクラックを通って第２の密着層に至った後、該第２の
密着層のＳｉと反応する。
【００２３】また、請求項５の構成により、スパッタ法
により形成されるスパッタＳｉ膜の膜厚が１０ｍμ以上
であるのでクラック被覆性の効果が得られる一方、スパ
ッタＳｉ膜の膜厚が５０ｍμ以下であるのでＷ膜との密
着性が確保されると共にコンタクト抵抗が増加しない。
により形成されるスパッタＳｉ膜の膜厚が１０ｍμ以上
であるのでクラック被覆性の効果が得られる一方、スパ
ッタＳｉ膜の膜厚が５０ｍμ以下であるのでＷ膜との密
着性が確保されると共にコンタクト抵抗が増加しない。
【００２４】さらに、請求項６の構成により、プラズマ
ＣＶＤ法により形成されるプラズマＣＶＤＳｉ膜の膜厚
が１０ｍμ以上であるのでクラック被覆性の効果が得ら
れる一方、プラズマＣＶＤＳｉ膜の膜厚が５０ｍμ以下
であるのでＷ膜との密着性が確保されると共にコンタク
ト抵抗が増加しない。
ＣＶＤ法により形成されるプラズマＣＶＤＳｉ膜の膜厚
が１０ｍμ以上であるのでクラック被覆性の効果が得ら
れる一方、プラズマＣＶＤＳｉ膜の膜厚が５０ｍμ以下
であるのでＷ膜との密着性が確保されると共にコンタク
ト抵抗が増加しない。
【００２５】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。
る。
【００２６】図１は本発明の一実施例に係る半導体装置
の断面構造を示し、同図において、１は半導体基板、２
は層間絶縁膜、３はｎ+ 拡散層、４は第１のＴｉ膜、５
は第１のＴｉＮ膜であって、第１のＴｉ膜４と第１のＴ
ｉＮ膜５とによって第１の密着層が構成されている。ま
た、同図において、６はクラック、７はＳｉ膜よりなる
第２の密着層、８はＷプラグ、９は第２のＴｉ膜、１０
は第２のＴｉＮ膜、１１はＡｉ−Ｓｉ−Ｃｕ膜であっ
て、第２のＴｉ膜９と第２のＴｉＮ膜１０とＡｉ−Ｓｉ
−Ｃｕ膜１１とによって配線パターンが構成されてい
る。
の断面構造を示し、同図において、１は半導体基板、２
は層間絶縁膜、３はｎ+ 拡散層、４は第１のＴｉ膜、５
は第１のＴｉＮ膜であって、第１のＴｉ膜４と第１のＴ
ｉＮ膜５とによって第１の密着層が構成されている。ま
た、同図において、６はクラック、７はＳｉ膜よりなる
第２の密着層、８はＷプラグ、９は第２のＴｉ膜、１０
は第２のＴｉＮ膜、１１はＡｉ−Ｓｉ−Ｃｕ膜であっ
て、第２のＴｉ膜９と第２のＴｉＮ膜１０とＡｉ−Ｓｉ
−Ｃｕ膜１１とによって配線パターンが構成されてい
る。
【００２７】同図に示すように、段差被覆性の悪さ及び
内部応力によってコンタクトホールのエッジ部分におけ
る第１の密着層にクラック６が発生している。しかしな
がら、第１の密着層とＷプラグ８との間に第２の密着層
であるＳｉ膜７が存在しているので、製造過程において
コンタクトホールに堆積されたＷ膜が成長する際の過剰
なＷＦ6 ガスはＳｉ膜７を構成するＳｉと反応するの
で、ＷＦ6 ガスが第１の密着層に生じたクラック６を通
過して半導体基板１のＳｉを侵食することはなくなる。
従って、配線の歩留まりを向上させることができる。
内部応力によってコンタクトホールのエッジ部分におけ
る第１の密着層にクラック６が発生している。しかしな
がら、第１の密着層とＷプラグ８との間に第２の密着層
であるＳｉ膜７が存在しているので、製造過程において
コンタクトホールに堆積されたＷ膜が成長する際の過剰
なＷＦ6 ガスはＳｉ膜７を構成するＳｉと反応するの
で、ＷＦ6 ガスが第１の密着層に生じたクラック６を通
過して半導体基板１のＳｉを侵食することはなくなる。
従って、配線の歩留まりを向上させることができる。
【００２８】以下、本発明に係る半導体装置の製造方法
の第１実施例を図面に基づき詳しく説明する。
の第１実施例を図面に基づき詳しく説明する。
【００２９】図２〜図５は第１実施例を示す断面図であ
って、説明の簡略化のため、以下においてはｎ+ 拡散層
の配線工程のみを示す。同図において、１は半導体基
板、２は層間絶縁膜、３はｎ+ 拡散層、４は第１のＴｉ
膜、５は第１のＴｉＮ膜、６はクラック、８はＷプラ
グ、９は第２のＴｉ膜、１０は第２のＴｉＮ膜、１１は
Ａｉ−Ｓｉ−Ｃｕ膜、１４はＳｉ膜、１５はＷ膜であ
る。
って、説明の簡略化のため、以下においてはｎ+ 拡散層
の配線工程のみを示す。同図において、１は半導体基
板、２は層間絶縁膜、３はｎ+ 拡散層、４は第１のＴｉ
膜、５は第１のＴｉＮ膜、６はクラック、８はＷプラ
グ、９は第２のＴｉ膜、１０は第２のＴｉＮ膜、１１は
Ａｉ−Ｓｉ−Ｃｕ膜、１４はＳｉ膜、１５はＷ膜であ
る。
【００３０】まず、図２に示すように、半導体基板１に
形成されたｎ+ 拡散層３に対する電気的接続を図るた
め、ホトレジストをマスクにエッチングして層間絶縁膜
２にコンタクトホールを形成する。
形成されたｎ+ 拡散層３に対する電気的接続を図るた
め、ホトレジストをマスクにエッチングして層間絶縁膜
２にコンタクトホールを形成する。
【００３１】次に、図３に示すように、コンタクトホー
ルに２０ｍμの第１のＴｉ膜４及び１００ｍμの第１の
ＴｉＮ膜５をスパッタ法により堆積して第１の密着層を
形成する。この際、第１密着層の段差被覆性の悪さ及び
第１密着層自体の１×１０10dyne/cm 程度の内部応力に
よってコンタクトホールのエッジ部にクラック６が発生
することがある。その後、ＳｉＦ4をソースガスとした
イオン注入法により、３０KeV の加速エネルギー、２×
１０18cm-2のドーズ量でＳｉを全面に注入し、第１の密
着層の表面に第２の密着層となるＳｉ膜１４を形成す
る。
ルに２０ｍμの第１のＴｉ膜４及び１００ｍμの第１の
ＴｉＮ膜５をスパッタ法により堆積して第１の密着層を
形成する。この際、第１密着層の段差被覆性の悪さ及び
第１密着層自体の１×１０10dyne/cm 程度の内部応力に
よってコンタクトホールのエッジ部にクラック６が発生
することがある。その後、ＳｉＦ4をソースガスとした
イオン注入法により、３０KeV の加速エネルギー、２×
１０18cm-2のドーズ量でＳｉを全面に注入し、第１の密
着層の表面に第２の密着層となるＳｉ膜１４を形成す
る。
【００３２】次に、図４に示すように、４５０℃、８０
Torrの圧力でＣＶＤ法によりＷＦ6 ガスをＳｉＨ4 ガス
やＨ2 ガスで還元して、コンタクトホールにＷ膜１５を
コンタクトホール径の１／２以上の厚さに堆積してコン
タクトホール内をＷ膜１５で埋める。
Torrの圧力でＣＶＤ法によりＷＦ6 ガスをＳｉＨ4 ガス
やＨ2 ガスで還元して、コンタクトホールにＷ膜１５を
コンタクトホール径の１／２以上の厚さに堆積してコン
タクトホール内をＷ膜１５で埋める。
【００３３】次に、図５に示すように、ＳＦ6 ・Ａｒ系
のガスを使用し、１００〜４００ＷのＲＦパワー、１０
０〜２００mTorr の圧力でコンタクトホールの外部に食
み出したＷ膜１５をエッチバックした後、Ｃｌ2 ・Ａｒ
系のガスを使用し、１００〜３００ＷのＲＦパワー、１
００〜２００mTorr の圧力でコンタクトホールの外部に
食み出した第１のＴｉＮ膜５及び第１のＴｉ膜４をエッ
チバックして除去する。その後、新たに２０ｍμの第２
のＴｉ膜９及び１００ｍμの第２のＴｉＮ膜１０、９０
０ｍμのＡｌ−Ｓｉ−Ｃｕ膜をスパッタ法により堆積し
た後、パターニングして第２のＴｉ膜９、第２のＴｉＮ
膜１０及びＡｌ−Ｓｉ−Ｃｕ膜１１で構成される配線パ
ターンを形成する。以上のようにして本第１実施例によ
りＷプラグ配線を形成することができる。
のガスを使用し、１００〜４００ＷのＲＦパワー、１０
０〜２００mTorr の圧力でコンタクトホールの外部に食
み出したＷ膜１５をエッチバックした後、Ｃｌ2 ・Ａｒ
系のガスを使用し、１００〜３００ＷのＲＦパワー、１
００〜２００mTorr の圧力でコンタクトホールの外部に
食み出した第１のＴｉＮ膜５及び第１のＴｉ膜４をエッ
チバックして除去する。その後、新たに２０ｍμの第２
のＴｉ膜９及び１００ｍμの第２のＴｉＮ膜１０、９０
０ｍμのＡｌ−Ｓｉ−Ｃｕ膜をスパッタ法により堆積し
た後、パターニングして第２のＴｉ膜９、第２のＴｉＮ
膜１０及びＡｌ−Ｓｉ−Ｃｕ膜１１で構成される配線パ
ターンを形成する。以上のようにして本第１実施例によ
りＷプラグ配線を形成することができる。
【００３４】本製造方法によると、第１の密着層である
第１のＴｉＮ膜５及び第１のＴｉ膜４の上層にイオン注
入法によって第２の密着層であるＳｉ膜７が形成されて
いるため、Ｗ膜１５が成長する際に存在する過剰のＷＦ
6 ガスはＳｉ膜１４のＳｉと反応するので、ＷＦ6 ガス
と半導体基板１のＳｉとの反応は抑制され、エンクロー
チメントの発生は阻止される。
第１のＴｉＮ膜５及び第１のＴｉ膜４の上層にイオン注
入法によって第２の密着層であるＳｉ膜７が形成されて
いるため、Ｗ膜１５が成長する際に存在する過剰のＷＦ
6 ガスはＳｉ膜１４のＳｉと反応するので、ＷＦ6 ガス
と半導体基板１のＳｉとの反応は抑制され、エンクロー
チメントの発生は阻止される。
【００３５】以下、本発明に係る半導体装置の製造方法
の第２実施例を図面に基づき詳しく説明する。
の第２実施例を図面に基づき詳しく説明する。
【００３６】図６〜図９は第２実施例を示す断面図であ
って、同図において、１は半導体基板、２は層間絶縁
膜、３はｎ+ 拡散層、４は第１のＴｉ膜、５は第１のＴ
ｉＮ膜、６はクラック、８はＷプラグ、９は第２のＴｉ
膜、１０は第２のＴｉＮ、１１はＡｉ−Ｓｉ−Ｃｕ膜、
１５はＷ膜、１６はスパッタＳｉ膜である。
って、同図において、１は半導体基板、２は層間絶縁
膜、３はｎ+ 拡散層、４は第１のＴｉ膜、５は第１のＴ
ｉＮ膜、６はクラック、８はＷプラグ、９は第２のＴｉ
膜、１０は第２のＴｉＮ、１１はＡｉ−Ｓｉ−Ｃｕ膜、
１５はＷ膜、１６はスパッタＳｉ膜である。
【００３７】まず、図６に示すように、半導体基板１に
形成されたｎ+ 拡散層３に対する電気的接続を図るた
め、ホトレジストをマスクにエッチングして層間絶縁膜
２にコンタクトホールを形成する。
形成されたｎ+ 拡散層３に対する電気的接続を図るた
め、ホトレジストをマスクにエッチングして層間絶縁膜
２にコンタクトホールを形成する。
【００３８】次に、図７に示すように、コンタクトホー
ルに２０ｍμのＴｉ膜１２及び１００ｍμのＴｉＮ膜１
３をスパッタ法により堆積して第１の密着層を形成す
る。その際、第１の密着層の段差被覆性の悪さ及び第１
の密着層自体の１×１０10dyne/cm 程度の内部応力によ
ってコンタクトホールのエッジ部にクラック６が発生す
ることがある。その後、スパッタ法により、８mTorr の
圧力、１KWのパワーで第１の密着層の上部に第２の密着
層であるスパッタＳｉ膜１６を１０〜５０ｍμの膜厚で
形成する。
ルに２０ｍμのＴｉ膜１２及び１００ｍμのＴｉＮ膜１
３をスパッタ法により堆積して第１の密着層を形成す
る。その際、第１の密着層の段差被覆性の悪さ及び第１
の密着層自体の１×１０10dyne/cm 程度の内部応力によ
ってコンタクトホールのエッジ部にクラック６が発生す
ることがある。その後、スパッタ法により、８mTorr の
圧力、１KWのパワーで第１の密着層の上部に第２の密着
層であるスパッタＳｉ膜１６を１０〜５０ｍμの膜厚で
形成する。
【００３９】次に、図８に示すように、４５０℃、８０
Torrの圧力でＣＶＤ法によりＷＦ6 ガスをＳｉＨ4 ガス
やＨ2 ガスで還元して、コンタクトホールにＷ膜１５を
該コンタクトホール径の１／２以上の厚さに堆積してコ
ンタクトホール内をＷ膜１５で埋める。
Torrの圧力でＣＶＤ法によりＷＦ6 ガスをＳｉＨ4 ガス
やＨ2 ガスで還元して、コンタクトホールにＷ膜１５を
該コンタクトホール径の１／２以上の厚さに堆積してコ
ンタクトホール内をＷ膜１５で埋める。
【００４０】次に、図９に示すように、ＳＦ6 ・Ａｒ系
のガスを使用し、１００〜４００ＷのＲＦパワー、１０
０〜２００mTorr の圧力でコンタクトホールの外部に食
み出したＷ膜１５をエッチバックした後、Ｃｌ2 ・Ａｒ
系のガスを使用し、１００〜３００ＷのＲＦパワー、１
００〜２００mTorr の圧力でコンタクトホールの外部に
食み出した第１のＴｉＮ膜５及び第２のＴｉ膜４をエッ
チバックして除去する。その後、新たに２０ｍμの第２
のＴｉ膜９、１００ｍμの第２のＴｉＮ膜１０及び９０
０ｍμのＡｌ−Ｓｉ−Ｃｕ膜１１をスパッタ法により堆
積した後、パターニングして第２のＴｉ膜９、第２のＴ
ｉＮ膜１０及びＡｌ−Ｓｉ−Ｃｕ膜１１よりなる配線パ
ターンを形成する。以上のようにして本第２実施例によ
りＷプラグ配線を形成することができる。
のガスを使用し、１００〜４００ＷのＲＦパワー、１０
０〜２００mTorr の圧力でコンタクトホールの外部に食
み出したＷ膜１５をエッチバックした後、Ｃｌ2 ・Ａｒ
系のガスを使用し、１００〜３００ＷのＲＦパワー、１
００〜２００mTorr の圧力でコンタクトホールの外部に
食み出した第１のＴｉＮ膜５及び第２のＴｉ膜４をエッ
チバックして除去する。その後、新たに２０ｍμの第２
のＴｉ膜９、１００ｍμの第２のＴｉＮ膜１０及び９０
０ｍμのＡｌ−Ｓｉ−Ｃｕ膜１１をスパッタ法により堆
積した後、パターニングして第２のＴｉ膜９、第２のＴ
ｉＮ膜１０及びＡｌ−Ｓｉ−Ｃｕ膜１１よりなる配線パ
ターンを形成する。以上のようにして本第２実施例によ
りＷプラグ配線を形成することができる。
【００４１】本製造方法によると、第１の密着層である
第１のＴｉＮ膜５及び第１のＴｉ膜４の上層に第２の密
着層であるスパッタＳｉ膜１６が形成されているため、
Ｗ膜１５が成長する際に存在する過剰のＷＦ6 ガスはス
パッタＳｉ膜１６のＳｉと反応する。また、第２の密着
層であるスパッタＳｉ膜１６で第１の密着層を被覆する
ため、第１の密着層のクラックはスパッタＳｉ膜１６で
被覆されることになる。従って、過剰のＷＦ6 ガスは、
完全にスパッタＳｉ膜１６のＳｉと反応し、クラック６
を通過して半導体基板１を侵食することがないので、エ
ンクローチメントの発生を完全に阻止することができ
る。この場合、スパッタＳｉ膜１６の膜厚は１０〜５０
ｍμが好ましい。その理由は、スパッタＳｉ膜１６の膜
厚が１０ｍμ未満ではクラック被覆性の効果が少なく、
５０ｍμ超ではＷ膜１５との密着性の劣化及びコンタク
ト抵抗の増大の原因となるからである。
第１のＴｉＮ膜５及び第１のＴｉ膜４の上層に第２の密
着層であるスパッタＳｉ膜１６が形成されているため、
Ｗ膜１５が成長する際に存在する過剰のＷＦ6 ガスはス
パッタＳｉ膜１６のＳｉと反応する。また、第２の密着
層であるスパッタＳｉ膜１６で第１の密着層を被覆する
ため、第１の密着層のクラックはスパッタＳｉ膜１６で
被覆されることになる。従って、過剰のＷＦ6 ガスは、
完全にスパッタＳｉ膜１６のＳｉと反応し、クラック６
を通過して半導体基板１を侵食することがないので、エ
ンクローチメントの発生を完全に阻止することができ
る。この場合、スパッタＳｉ膜１６の膜厚は１０〜５０
ｍμが好ましい。その理由は、スパッタＳｉ膜１６の膜
厚が１０ｍμ未満ではクラック被覆性の効果が少なく、
５０ｍμ超ではＷ膜１５との密着性の劣化及びコンタク
ト抵抗の増大の原因となるからである。
【００４２】以下、本発明に係る半導体装置の製造方法
の第３実施例を図面に基づき詳しく説明する。
の第３実施例を図面に基づき詳しく説明する。
【００４３】図１０〜図１３は、第３実施例を示す工程
順の断面図であって、同図において、１は半導体基板、
２は層間絶縁膜、３はｎ+ 拡散層、４は第１のＴｉ膜、
５は第２のＴｉＮ膜、６はクラック、８がＷプラグ、９
は第２のＴｉ膜、１０は第２のＴｉＮ膜、１１はＡｉ−
Ｓｉ−Ｃｕ膜、１５はＷ膜、１７がプラズマＣＶＤＳｉ
膜である。
順の断面図であって、同図において、１は半導体基板、
２は層間絶縁膜、３はｎ+ 拡散層、４は第１のＴｉ膜、
５は第２のＴｉＮ膜、６はクラック、８がＷプラグ、９
は第２のＴｉ膜、１０は第２のＴｉＮ膜、１１はＡｉ−
Ｓｉ−Ｃｕ膜、１５はＷ膜、１７がプラズマＣＶＤＳｉ
膜である。
【００４４】まず、図１０に示すように、半導体基板１
に形成されたｎ+拡散層３に対する電気的接続を図るた
め、ホトレジストをマスクにエッチングして層間絶縁膜
２にコンタクトホールを形成する。
に形成されたｎ+拡散層３に対する電気的接続を図るた
め、ホトレジストをマスクにエッチングして層間絶縁膜
２にコンタクトホールを形成する。
【００４５】次に、図１１に示すように、２０ｍμの第
１のＴｉ膜４及び１００ｍμの第１のＴｉＮ膜５をスパ
ッタ法により堆積して第１の密着層を形成する。その
際、第１の密着層の段差被覆性の悪さ及び第１の密着層
自体の１×１０10dyne/cm 程度の内部応力によってコン
タクトホールのエッジ部にクラック６が発生することが
ある。その後、プラズマＣＶＤ法により、３００℃、２
００mTorr の圧力下のプラズマ雰囲気内でＳｉＨ4 ガス
を分解して、第１の密着層の上部に第２の密着層である
プラズマＣＶＤＳｉ膜１７を１０〜５０ｍμの膜厚で形
成する。
１のＴｉ膜４及び１００ｍμの第１のＴｉＮ膜５をスパ
ッタ法により堆積して第１の密着層を形成する。その
際、第１の密着層の段差被覆性の悪さ及び第１の密着層
自体の１×１０10dyne/cm 程度の内部応力によってコン
タクトホールのエッジ部にクラック６が発生することが
ある。その後、プラズマＣＶＤ法により、３００℃、２
００mTorr の圧力下のプラズマ雰囲気内でＳｉＨ4 ガス
を分解して、第１の密着層の上部に第２の密着層である
プラズマＣＶＤＳｉ膜１７を１０〜５０ｍμの膜厚で形
成する。
【００４６】次に、図１２に示すように、４５０℃、８
０Torrの圧力でＣＶＤ法によりＷＦ6 ガスをＳｉＨ4 ガ
スやＨ2 ガスで還元して、コンタクトホールにＷ膜１５
を該コンタクトホール径の１／２以上の厚さに堆積して
コンタクトホール内をＷ膜１５で埋める。
０Torrの圧力でＣＶＤ法によりＷＦ6 ガスをＳｉＨ4 ガ
スやＨ2 ガスで還元して、コンタクトホールにＷ膜１５
を該コンタクトホール径の１／２以上の厚さに堆積して
コンタクトホール内をＷ膜１５で埋める。
【００４７】次に、図１３に示すように、ＳＦ6 ・Ａｒ
系のガスを使用し、１００〜４００ＷのＲＦパワー、１
００〜２００mTorr の圧力でコンタクトホールの外部に
食み出したＷ膜１５をエッチバックした後、Ｃｌ2 ・Ａ
ｒ系のガスを使用し、１００〜３００ＷのＲＦパワー、
１００〜２００mTorr の圧力でコンタクトホールの外部
に食み出した第１のＴｉＮ膜５及び第１のＴｉ膜４をエ
ッチバックして除去する。その後、新たに２０ｍμの第
２のＴｉ膜９、１００ｍμの第２のＴｉＮ膜１０及び９
００ｍμのＡｌ−Ｓｉ−Ｃｕ膜をスパッタ法により堆積
した後、パターニングして第２のＴｉ膜９、第２のＴｉ
Ｎ膜１０及びＡｌ−Ｓｉ−Ｃｕ膜１１よりなる配線パタ
ーンを形成する。以上のようにして本第３実施例によっ
てＷプラグ配線を形成することができる。
系のガスを使用し、１００〜４００ＷのＲＦパワー、１
００〜２００mTorr の圧力でコンタクトホールの外部に
食み出したＷ膜１５をエッチバックした後、Ｃｌ2 ・Ａ
ｒ系のガスを使用し、１００〜３００ＷのＲＦパワー、
１００〜２００mTorr の圧力でコンタクトホールの外部
に食み出した第１のＴｉＮ膜５及び第１のＴｉ膜４をエ
ッチバックして除去する。その後、新たに２０ｍμの第
２のＴｉ膜９、１００ｍμの第２のＴｉＮ膜１０及び９
００ｍμのＡｌ−Ｓｉ−Ｃｕ膜をスパッタ法により堆積
した後、パターニングして第２のＴｉ膜９、第２のＴｉ
Ｎ膜１０及びＡｌ−Ｓｉ−Ｃｕ膜１１よりなる配線パタ
ーンを形成する。以上のようにして本第３実施例によっ
てＷプラグ配線を形成することができる。
【００４８】本製造方法によると、第１の密着層である
第１のＴｉＮ膜５及び第１のＴｉ膜４の上層に第２の密
着層であるプラズマＣＶＤＳｉ膜１７が形成されている
ため、Ｗ膜１５が成長する際に存在する過剰のＷＦ6 ガ
スはプラズマＣＶＤＳｉ膜１７のＳｉと反応する。ま
た、第２の密着層であるプラズマＣＶＤＳｉ膜１７で第
１の密着層を被覆するため、第１の密着層のクラック６
はＳｉ膜で被覆されることになる。従って、過剰のＷＦ
6 ガスは、完全にプラズマＣＶＤＳｉ膜１７のＳｉと反
応するため、クラック６を通過して半導体基板を侵食す
ることがなくなり、エンクローチメントの発生を完全に
阻止することができる。この場合、プラズマＣＶＤＳｉ
膜の膜厚は１０〜５０ｍμが好ましい。その理由は、プ
ラズマＣＶＤＳｉ膜の膜厚が１０ｍμ未満ではクラック
被覆性の効果が少なく、５０ｍμ超ではＷ膜１５との密
着性の劣化及びコンタクト抵抗の増大の原因となるから
である。
第１のＴｉＮ膜５及び第１のＴｉ膜４の上層に第２の密
着層であるプラズマＣＶＤＳｉ膜１７が形成されている
ため、Ｗ膜１５が成長する際に存在する過剰のＷＦ6 ガ
スはプラズマＣＶＤＳｉ膜１７のＳｉと反応する。ま
た、第２の密着層であるプラズマＣＶＤＳｉ膜１７で第
１の密着層を被覆するため、第１の密着層のクラック６
はＳｉ膜で被覆されることになる。従って、過剰のＷＦ
6 ガスは、完全にプラズマＣＶＤＳｉ膜１７のＳｉと反
応するため、クラック６を通過して半導体基板を侵食す
ることがなくなり、エンクローチメントの発生を完全に
阻止することができる。この場合、プラズマＣＶＤＳｉ
膜の膜厚は１０〜５０ｍμが好ましい。その理由は、プ
ラズマＣＶＤＳｉ膜の膜厚が１０ｍμ未満ではクラック
被覆性の効果が少なく、５０ｍμ超ではＷ膜１５との密
着性の劣化及びコンタクト抵抗の増大の原因となるから
である。
【００４９】尚、以上の第１〜第３実施例においては、
第１の密着層として、第１のＴｉ膜４と第１のＴｉＮ膜
５とを用いる場合について説明したが、Ｔｉ膜とＴｉＷ
膜とを用いる場合でも同様であることは言うまでもな
い。
第１の密着層として、第１のＴｉ膜４と第１のＴｉＮ膜
５とを用いる場合について説明したが、Ｔｉ膜とＴｉＷ
膜とを用いる場合でも同様であることは言うまでもな
い。
【００５０】
【発明の効果】以上説明したように、請求項１の発明に
係る半導体装置によると、密着層をコンタクトホール壁
面及び底面側の第１の密着層とＳｉ膜よりなるＷプラグ
側の第２の密着層とから構成したため、Ｗプラグと第１
の密着層との間にＳｉ膜よりなる第２の密着層が介在し
ているので、第１の密着層にクラックが発生していて
も、過剰のＷＦ6 ガスは第１の密着層のクラックを通っ
て第２の密着層に至り、該第２の密着層のＳｉと反応す
る結果、ＷＦ6 ガスが半導体基板を侵食してエンクロー
チメントを発生させることがない。
係る半導体装置によると、密着層をコンタクトホール壁
面及び底面側の第１の密着層とＳｉ膜よりなるＷプラグ
側の第２の密着層とから構成したため、Ｗプラグと第１
の密着層との間にＳｉ膜よりなる第２の密着層が介在し
ているので、第１の密着層にクラックが発生していて
も、過剰のＷＦ6 ガスは第１の密着層のクラックを通っ
て第２の密着層に至り、該第２の密着層のＳｉと反応す
る結果、ＷＦ6 ガスが半導体基板を侵食してエンクロー
チメントを発生させることがない。
【００５１】このため、請求項１の発明によると、半導
体装置の配線の歩留まりや信頼性を向上させることがで
きる。
体装置の配線の歩留まりや信頼性を向上させることがで
きる。
【００５２】請求項２〜請求項６の発明に係る半導体装
置の製造方法によると、コンタクトホールの壁面及び底
面に第１の密着層を形成する工程とＷプラグを埋め込み
形成する工程との間にＳｉ膜よりなる第２の密着層を形
成する工程を有しているため、得られる半導体装置にお
いてはＷプラグと第１の密着層との間にＳｉ膜よりなる
第２の密着層が介在している。
置の製造方法によると、コンタクトホールの壁面及び底
面に第１の密着層を形成する工程とＷプラグを埋め込み
形成する工程との間にＳｉ膜よりなる第２の密着層を形
成する工程を有しているため、得られる半導体装置にお
いてはＷプラグと第１の密着層との間にＳｉ膜よりなる
第２の密着層が介在している。
【００５３】このため、請求項２〜６の発明によると、
請求項１の発明に係る半導体装置を簡易且つ確実に製造
することができる。
請求項１の発明に係る半導体装置を簡易且つ確実に製造
することができる。
【００５４】また、請求項５及び６の発明によると、第
２密着層の膜厚が１０ｍμ以上であるのでクラック被覆
性の効果が得られる一方、第２密着層の膜厚が５０ｍμ
以下であるのでＷ膜との密着性が確保されると共にコン
タクト抵抗が増加しない。
２密着層の膜厚が１０ｍμ以上であるのでクラック被覆
性の効果が得られる一方、第２密着層の膜厚が５０ｍμ
以下であるのでＷ膜との密着性が確保されると共にコン
タクト抵抗が増加しない。
【図１】本発明に係る半導体装置の断面図である。
【図２】本発明に係る半導体装置の製造方法の第１実施
例を示す断面図である。
例を示す断面図である。
【図３】本発明に係る半導体装置の製造方法の第１実施
例を示す断面図である。
例を示す断面図である。
【図４】本発明に係る半導体装置の製造方法の第１実施
例を示す断面図である。
例を示す断面図である。
【図５】本発明に係る半導体装置の製造方法の第１実施
例を示す断面図である。
例を示す断面図である。
【図６】本発明に係る半導体装置の製造方法の第２実施
例を示す断面図である。
例を示す断面図である。
【図７】本発明に係る半導体装置の製造方法の第２実施
例を示す断面図である。
例を示す断面図である。
【図８】本発明に係る半導体装置の製造方法の第２実施
例を示す断面図である。
例を示す断面図である。
【図９】本発明に係る半導体装置の製造方法の第２実施
例を示す断面図である。
例を示す断面図である。
【図１０】本発明に係る半導体装置の製造方法の第３実
施例を示す断面図である。
施例を示す断面図である。
【図１１】本発明に係る半導体装置の製造方法の第３実
施例を示す断面図である。
施例を示す断面図である。
【図１２】本発明に係る半導体装置の製造方法の第３実
施例を示す断面図である。
施例を示す断面図である。
【図１３】本発明に係る半導体装置の製造方法の第３実
施例を示す断面図である。
施例を示す断面図である。
【図１４】従来の半導体装置の断面図である。
【図１５】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１６】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１７】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１８】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
１ 半導体基板 ２ 層間絶縁膜 ３ ｎ+ 拡散層 ４ 第１のＴｉ膜 ５ 第１のＴｉＮ膜 ６ クラック ７ Ｓｉ膜よりなる第２の密着層 ８ Ｗプラグ ９ 第２のＴｉ膜 １０ 第２のＴｉＮ膜 １１ Ａｉ−Ｓｉ−Ｃｕ膜 １４ Ｓｉ膜 １５ Ｗ膜 １６ スパッタＳｉ膜 １７ プラズマＣＶＤＳｉ膜 １８ エンクローチメント
Claims (6)
- 【請求項１】 半導体基板に形成されたコンタクトホー
ルの内部に、該コンタクトホールの壁面及び底面との間
に密着層を介在せしめてＷプラグが埋め込まれてなる半
導体装置であって、前記密着層は、コンタクトホール壁
面及び底面側の第１の密着層と、該第１の密着層の内面
に沿って形成されたＳｉ膜よりなるＷプラグ側の第２の
密着層とから構成されていることを特徴とする半導体装
置。 - 【請求項２】 半導体基板に形成されたコンタクトホー
ルの壁面及び底面に沿って第１の密着層を形成する工程
と、該第１の密着層の内面に沿ってＳｉ膜よりなる第２
の密着層を形成する工程と、該第２の密着層の内側にＷ
プラグを埋め込み形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項３】 前記第１の密着層は、Ｔｉ膜とＴｉＮ
膜、又はＴｉ膜とＴｉＷ膜よりなることを特徴とする請
求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記第２の密着層をイオン注入法により
形成することを特徴とする請求項２又は３に記載の半導
体装置の製造方法。 - 【請求項５】 前記第２の密着層をスパッタ法により１
０〜５０ｍμの膜厚を有するように形成することを特徴
とする請求項２又は３に記載の半導体装置の製造方法。 - 【請求項６】 前記第２の密着層をプラズマＣＶＤ法に
より１０〜５０ｍμの膜厚を有するように形成すること
を特徴とする請求項２又は３に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27384891A JPH05114578A (ja) | 1991-10-22 | 1991-10-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27384891A JPH05114578A (ja) | 1991-10-22 | 1991-10-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114578A true JPH05114578A (ja) | 1993-05-07 |
Family
ID=17533393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27384891A Withdrawn JPH05114578A (ja) | 1991-10-22 | 1991-10-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114578A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722414A (ja) * | 1993-07-01 | 1995-01-24 | Nec Corp | 半導体装置の製造方法 |
| JPH07297150A (ja) * | 1994-04-22 | 1995-11-10 | Nec Corp | 半導体装置の製造方法 |
| KR20000017345A (ko) * | 1998-08-18 | 2000-03-25 | 야스카와 히데아키 | 반도체 장치의 제조 방법 |
| JPWO2004097930A1 (ja) * | 2003-04-28 | 2006-07-13 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
1991
- 1991-10-22 JP JP27384891A patent/JPH05114578A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722414A (ja) * | 1993-07-01 | 1995-01-24 | Nec Corp | 半導体装置の製造方法 |
| JPH07297150A (ja) * | 1994-04-22 | 1995-11-10 | Nec Corp | 半導体装置の製造方法 |
| KR20000017345A (ko) * | 1998-08-18 | 2000-03-25 | 야스카와 히데아키 | 반도체 장치의 제조 방법 |
| JPWO2004097930A1 (ja) * | 2003-04-28 | 2006-07-13 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US7492047B2 (en) | 2003-04-28 | 2009-02-17 | Fujitsu Limited | Semiconductor device and its manufacture method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |