JPH06318644A - 電気的接続用プラグの形成方法 - Google Patents

電気的接続用プラグの形成方法

Info

Publication number
JPH06318644A
JPH06318644A JP4327217A JP32721792A JPH06318644A JP H06318644 A JPH06318644 A JP H06318644A JP 4327217 A JP4327217 A JP 4327217A JP 32721792 A JP32721792 A JP 32721792A JP H06318644 A JPH06318644 A JP H06318644A
Authority
JP
Japan
Prior art keywords
layer
insulating layer
photoresist
plug
nucleation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4327217A
Other languages
English (en)
Inventor
R Bradbury Donald
ドナルド・アール・ブラッドバリー
W Ray Gray
グレイ・ダブリュー・レイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JPH06318644A publication Critical patent/JPH06318644A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/906—Cleaning of wafer as interim step
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】選択的タングステン形成によって、金属対金属
のプラグを抵抗値が低く、選択損が少なく、高い歩留り
で形成する方法を提供すること。 【構成】２個の金属層32、46間に電気的接続用プラグ44
を形成することは、絶縁層34上に核形成防止レジスト層
36を残すことを含む。絶縁層34を介して接点穴38をエッ
チした後、レジスト層は焼成される。アルゴン・スパッ
タ・エッチと、酸素プラズマ・デスカムとの２個の工程
中に、接点穴によって露出された領域40の清浄が行わ
れ、接点抵抗が最小化される。この２個の工程は環状領
域43をカバーしないので、望ましくない核形成を避ける
ために、絶縁層34内に燐が含まれ、また低温度選択的溶
着が行われる。この後に、レジスト層36が除去され、上
部金属層46が形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に集積回路の製造に
関し、特に集積回路の金属層に電気的接続を付与するた
めのプラグの形成に関する。
【０００２】
【従来技術とその問題点】集積回路の製造に際してーつ
の課題はその構造を小型化することである。回路の集積
度が増すにつれて益々注意を喚起すべきことは、絶縁層
によって分離された２つの導電層の間に抵抗が小さい接
続を達成する必要があることである。２つの導電層を電
気的に接続するために直径が１ミクロン未満の接点、も
しくは“プラグ”が使用されてきた。図１Ａ−１Ｄは上
部の導電層を下部の導電層に電気的に接続するためのプ
ラグを形成する従来の方法を示している。下部導電層１
０は第１絶縁層１２上に形成される。フォトレジスト１
８と公知のフォトリソグラフ技術を用いて接点穴１６が
形成されるように導電層１０上に第２絶縁層１４がパタ
ーン形成される。図１Ｃに示すように、その後、フォト
レジスト１８は除去される。
【０００３】プラグ２０は接点穴１６内に形成され、そ
の後上部導電層２２が形成される。プラグ２０は図１Ｄ
に示すように２つの導電層１０と２２との間が電気的に
導通するように導電材料から成っている。プラグ２０を
形成するために使用される材料の一つは燐のような高濃
度のドーパントを含むポリシリコンである。しかし、プ
ラグのサイズが小さくなるにつれて、抵抗値がより低い
プラグ材料に対する需要が増している。接続抵抗は回路
の速度に影響するからである。
【０００４】アルミニウムは抵抗値が低く、ポリシリコ
ンの代用になる。しかし、モー氏の米国特許明細書第
４，９４８，７５５号で指摘されているように、アルミ
ニウムのステップ・カバレージ（coverage) はサブミク
ロンのプラグには充分ではない。すなわち、接点穴１６
の直径に対する第２絶縁層１４の厚さの縦横比が高いの
で、アルミニウムが固体プラグを形成するために接点穴
の内部にステップ・ダウンできないことがある。モー氏
はアルミニウムを使用した場合の別の欠点として電気泳
動が発生することを指摘している。
【０００５】タングステンは第３の代案である。タング
ステンのブランケット溶着と選択的溶着のいずれも接点
穴１６全体に確実に充填される。タングステンのステッ
プ・カバレージはアルミニウムよりも優れているので、
第２絶縁層１４の表面へのブランケット溶着がプラグを
形成し、その後、第２絶縁層１４の表面上のタングステ
ンがエッチング処理され、第２絶縁層１４の表面と同平
面のプラグ表面が残される。ヒュッテマン氏他の米国特
許明細書第４，９８１，５５０号はタングステンのブラ
ンケット溶着の問題点は溶着されたタングステン・ブラ
ンケットの厚さを均一にすることが困難であることを指
摘している。ブランケットの最も厚い部位でタングステ
ンを絶縁層から除去するのに充分長い期間に亘ってエッ
チング段階が継続されると、接点穴内のタングステンは
ブランケットのより薄い領域で過度にエッチングされて
しまう。更に、ブランケット溶着されたタングステンは
選択的に溶着されたタングステンよりも大幅にコストが
高い。
【０００６】サブミクロンの接点を形成するために選択
的に溶着されたタングステンを使用することには利点が
あるものの、この技術は絶縁層１４上の選択損のため従
来は広く受け入れられなかった。接点穴１６によってり
露出された下部導電層１０の表面はタングステン核形成
部位となる。種々の理由から、核形成部位は絶縁層１４
の表面上にも存在する。絶縁層１４上の核形成部位によ
って、製造される集積回路上の素子の相互間に短絡が生
ずる場合がある。従って、選択損によって歩留りが減少
することにつながる。
【０００７】絶縁層１４の表面上の核形成の原因を判明
するためにこれまで多くの実験が行われてきた。更に、
不都合な核形成を防止するために絶縁層１４を清掃する
ための多重ステップ技術がある。多重ステップ技術の使
用によって、特に特別のステップを選択的タングステン
溶着装置の現場に形成しなければならず、そのため所定
の期間内に装置に装入できるバッチ数が限定され、生産
高が減少する。例えば、シオヤ氏他の米国特許明細書第
４，８０４，５６０号は絶縁層上に薄膜を形成するタン
グステンの核を除去するために、選択的溶着手順を周期
的に中断する必要があることを指摘している。絶縁層か
ら疑似的なタングステンの原子核を周期的にエッチング
することは化学蒸気蒸着（ＣＶＤ）装置内で行われる。
従って、ＣＶＤ装置内で所望のプラグを達成するために
必要な時間は大幅に増加する。
【０００８】図１Ｄに示した金属対金属のプラグ２０に
対して、リー氏他の米国特許明細書第４，９９０，４６
７号は半導体材料から相互接続層へとプラグを形成する
方法を教示している。リー氏他の指摘は図１Ａ−１Ｄを
参照して示した段階の逆の方法である。すなわち、プラ
グ２０の形成の前にフォトレジスト材料１８をエッチン
グするのではなく、リー氏他の方法では先ずプラグが形
成され、次にフォトレジストが除去される。不要な核は
フォトレジスト材料の剥離と同時に除去される。この特
許は絶縁層上の選択損を低減する上での改良を教示して
いるものの、関心事の一つはシオヤ氏他の特許に開示さ
れているように、タングステン薄膜がフォトレジスト材
料の領域を覆い、後続のフォトレジスト材料の剥離中に
マスクとして機能する程度までフォトレジスト層への選
択損が生じ得ることである。マスクとして機能すること
によって、不要なタングステン薄膜がフォトレジスト材
料の除去を妨害し、生産高を低減させる。
【０００９】
【発明の目的】本発明の目的は、選択的タングステン溶
着によって、金属対金属のプラグを抵抗値が低く、選択
損がなく、且つ高い生産高（歩留り）で形成する方法を
提供することである。
【００１０】
【発明の概要】上記の目的は第１に接点穴を形成するた
めのマスキング層として、第２にプラグの形成中に核形
成防止層として単一層を利用する方法によって達成され
る。標準のフォトレジスト材料を使用して、接点穴が絶
縁層内に金属層に達するようにエッチングされ、その
後、処理工程はポリマーの交差結合を最適化するために
フォトレジストを焼成する段階と、接点を清掃するため
にアルゴン・スパッタ・エッチング処理する段階と、後
続の選択的タングステン溶着のために接点からポリマー
を除去するための酸素プラズマによるデスカムを行う(d
escumming)段階とが含まれていることが好ましい。酸素
プラズマは短時間だけ付与され、フォトレジストの上部
だけしかエッチングしないので、レジストは核形成防止
層として機能することができる。スパッタ・エッチング
及び酸素プラズマによるデスカム工程中に露出される絶
縁層の表面領域上の不要な核形成は絶縁層に燐を添加す
ることによって最小限に抑制される。
【００１１】絶縁層は半導体基板上の金属層上に形成さ
れる。次に絶縁層上に核形成防止層が形成され、この層
は絶縁層を貫いて金属層に至る接点穴をフォトリソグラ
フ方式でエッチングするために利用される。本発明では
選択的タングステン溶着中に絶縁層上の核形成防止レジ
スト層が保持され、金属汚染物は核形成防止レジスト層
を形成することにより核形成には作用しなくなる。
【００１２】核形成防止レジスト層を焼成することによ
って金属汚染物はそのレジスト層内に吸収されるものと
考えられる。交差連結中に流動が生じ、この流動が汚染
物を吸収する。焼成の終了後、この層は熱硬化層にな
る。レジスト層の焼成によって温度は少なくとも後続の
選択的タングステン溶着工程の温度まで達するので、そ
うでない場合は選択的な溶着工程中に放出されるガスは
確実にその抵抗性材料から放出される。
【００１３】前述の通り、従来の方法には選択的タング
ステン溶着に先行する段階でレジスト層を剥離する工程
が含まれている。有機レジスト層は酸素プラズマによる
エッチングで剥離されるが、金属汚染物は無機成分であ
るため、酸素プラズマによる燃焼では除去されない。従
って、金属汚染物は従来の方法の後続段階の間に僅かに
酸化し、絶縁層上に核形成部位として沈積することがあ
り得る。本発明の利点は選択的タングステン溶着工程の
間レジスト層を保持することによって絶縁層の表面上で
の核形成が防止されることである。その上、選択的なタ
ングステン溶着に先立ってレジスト層を焼成することに
よって、レジスト層上に核形成が発生する可能性が低減
される。
【００１４】アルゴン・スパッタ・エッチング及び酸素
プラズマによるデスカム工程によって接点穴によって露
出される金属層の表面領域が清掃され、露出した表面領
域からポリマーが除去され、選択的タングステン溶着の
ため、露出表面領域の条件を整える。このようにしてサ
ブミクロンのレベルの場合でも１オーム／プラグ未満の
接触抵抗が達成された。アルゴン・スパッタ・エッチン
グ及び酸素プラズマによるデスカム工程によって金属層
の露出表面領域の条件を整備することによって、核形成
防止レジスト層の上部が除去され、更に接点穴を囲む限
定領域で核形成防止レジスト層の上面が露出される。露
出した絶縁層の表面上の不要な核形成の量は露出表面に
おける酸化物の未結合手の数量によって左右されること
が判明している。その結果、絶縁層を形成するために使
用される材料の種類は、選択的タングステン溶着工程中
の絶縁層の温度と同様に、核形成部位の数に影響を及ぼ
す。本発明は未結合手と結合する燐添加物を含むテトラ
エチルオーソシリケート（ＴＥＯＳ）を使用している。
更に、選択的タングステン溶着中の温度は３００℃以下
に留めることが好ましい。
【００１５】６フッ化タングステン（ＷＦ6 ）のシラン
（ＳｉＨ4 ）還元が用いられるが、その理由は、このほ
うが水素（Ｈ2 ）還元の場合よりも反応に対する負の自
由エネルギが高いからである。それによってタングステ
ン・プラグと金属層との間の接合部での不都合な界面反
応を伴わずに、金属層用に使用できる材料の選択肢が増
える。好ましい実施例では、金属層はアルミニウム−銅
の相互接続層に対するチタン−タングステン被覆層であ
る。
【００１６】
【実施例】図２を参照すると、半導体ウェハ２４上に多
数の層が図示されている。ウェハ２４はシリコン製でよ
いが、これに限定されない。半導体ウェハ２４上には第
１絶縁層２６が形成される。第１絶縁層２６はウェハ製
造に使用される代表的な公知の誘電材料から成ることが
できるが、ＴＥＯＳであることが好ましい。第１絶縁層
２６上には接着層２８と、導電層３０と、被覆層３２と
を有する金属構造が形成される。接着層２８と被覆層３
２はチタン−タングステン（Ｔｉの質量比２０％）障壁
層である。導電層３０はアルミニウム−銅の合金層であ
る。しかし、本発明ではこれらの材料はいずれも限定さ
れるものではない。接着層２８は導電層３０を第１絶縁
層２６に対して接着的に接触させる。被覆層３２はウェ
ハ製造中に導電層の押し出しを防止すこと、及びフォト
リソグラフ工程中の反射防止被覆として機能することを
含む多くの機能を果たす。代表的には、半導体ウェハ２
４と、３相の金属層２８，３０及び３２から成る導電層
構造との間では電気的接続がなされる。このような場合
は、接着層２８を溶着する前に、第１絶縁層２６を貫い
てプラグ（図示せず）が形成される。第１絶縁層２６を
貫くプラグは第２絶縁層３４を貫いてプラグを形成する
ための後述の方法と同じ態様で形成されることが好まし
い。しかし、下部接点領域は半導体材料であるので、第
１絶縁層２６を貫く接点穴内にタングステンを選択的に
溶着する工程では、第１絶縁層２６の上部に不都合な核
はそれほど形成され易くない。従って、全ての絶縁層を
貫くプラグは後述する方法で形成されることが好ましい
ものの、第１絶縁層２６を貫くプラグは図１Ａ−１Ｄに
図示した方法又はリー氏他の米国特許明細書第４，９９
０，４６７号に記載の方法で形成してもよい。
【００１７】フォトレジスト３６は公知の方法で第２絶
縁層３４上に形成される。フォトレジスト材料の種類は
限定されない。さて図３を参照すると、第２絶縁層３４
とフォトレジスト３６を貫いて接点穴３８を形成するた
めにフォトリソグラフ技術が使用される。接点穴３８は
被覆層３２の領域４０を露出させる。次に選択的タング
ステン溶着技術を使用して接点穴３８を充填し、それに
よって被覆層３２の露出領域４０と電気的に接触するプ
ラグが形成される。しかし、接点穴の外部には不都合な
核形成が生ずる。前述したように、選択的タングステン
溶着の前に従来の方法を用いてフォトレジスト３６が除
去される。その後、不都合な核形成は第２絶縁層３４の
上表面で発生する。プラグに悪影響を及ぼさずにタング
ステンの原子核を除去することは困難である。第２絶縁
層３４の表面から除去されないタングステンは素子相互
間の短絡の原因となり、又、第２の金属構造を絶縁層上
に溶着した時にバンプ（bump) 衝突の原因になることが
ある。
【００１８】本発明は核形成防止層としてフォトレジス
ト３６を使用している。接点穴４０の外部に核形成が生
ずる原因の一つは、接点穴３８の形成中にフォトレジス
ト上に配置される材料である。酸素プラズマ・エッチン
グによってフォトレジスト３６を剥離する際に、有機物
のフォトレジストは除去されるが、その後、露出領域４
０から発する金属汚染物が絶縁層３４の上表面上に沈積
することがあり得る。汚染物は核形成場所とじて働く。
【００１９】本発明ではフォトレジスト３６を元の位置
に保持するが、それでも金属汚染物は残る。フォトレジ
スト３６上の相当程度の核形成によって有効なマスキン
グ層が形成され、これが後にフォトレジスト領域の剥離
を妨げるようぬ機能する。さて図４を参照すると、フォ
トレジスト３６を焼成すると、選択損が大幅に低減され
ることが判明した。金属汚染物はフォトレジストの焼成
工程中にフォトレジスト内に吸収されるものと考えられ
る。ポリマーの交差結合が終了する前に僅かな流動が生
ずる。この流動中に金属汚染物が吸収され、その後でフ
ォトレジストは熱硬化する。
【００２０】焼成中の温度は後続の選択的タングステン
溶着の温度まで達する必要があろう。それによって、選
択的溶着工程に悪影響を及ぼすことがあるガスの放出の
危険が軽減される。すなわち、溶剤及びその他のガス放
出源が焼成中に蒸発する。さて図５を参照すると、抵抗
値が低い接続のための表面を形成するため、層構造には
被覆層３２の露出領域４０を清掃するために１分間に亘
りアルゴン・スパッタ・エッチング工程が施され、次に
露出領域４０からポリマーを除去し、露出領域に選択的
タングステン溶着を行う条件を整備するため、１５秒間
だけ酸素プラズマ・デスカムが行われる。アルゴン・ス
パッタ・エッチングによって露出領域４０から無機材料
が除去され、一方、酸素プラズマ・デスカムによって露
出領域から有機材料が除去される。選択的形成の前にこ
れらの２つの段階を組み合わせることによって、サブミ
クロンのレベルでも１オーム／プラグ未満の接触抵抗値
を有する接点が得られる。
【００２１】アルゴン・スパッタ・エッチングと酸素プ
ラズマ・デスカム工程は被覆層３２の露出領域４０から
汚染物を除去すると共に、フォトレジスト層の点線で示
した上部４１も除去される。薄くされたフォトレジスト
層４２は第２絶縁層３４の接点穴３８を囲む環状の領域
４３以外の全ての第２絶縁層３４を被覆する。従って環
状領域４３は不都合な核形成源に晒される。このような
核形成源の一つは絶縁層の未結合手の存在であることが
判明している。ＴＥＯＳ絶縁層３４をプラズマに晒すこ
とによって表面は化学量論的に変化する。この変化によ
って未結合手が増大する。湿気は露出した環状領域４３
の未結合手を０Ｈ結合に変換し、これが選択的タングス
テン形成中の核形成部位として作用する可能性がある。
しかし、本発明にはＴＥＯＳの第２絶縁層３４に４％の
燐を添加することが含まれている。燐の凝縮が未結合手
と結合して、核形成の数値をｃｍ2 当たり一個の核以下
に低減する。濃度は２％ないし６％とする。
【００２２】次の段階はタングステンの選択的形成であ
る。選択的タングステン形成方法は公知である。採用さ
れた技術によって選択損が影響される。この場合は、選
択的タングステンは２５ｍトルの圧力で３分間に亘り２
５０℃で溶着される。更に、ＴＥＯＳ絶縁層３４に４％
の燐を添加すると、存在することがあるどの未結合手と
も結合する傾向がある。選択的タングステン溶着中、６
ふっ化タングステンのシラン（ＳｉＨ4 ）還元は水素還
元よりも好ましい。シランは反応に対する負の自由エネ
ルギが高く、それによって図６のプラグ４４と被覆層３
２との間の接合部での不都合な界面反応を伴わずに、よ
り多くの被覆層３２の材料と共に使用できる。
【００２３】さて図７を参照すると、次に標準の酸素プ
ラズマ・エッチング技術を用いてフォトレジスト４２が
剥離される。この時点で絶縁層に達している金属汚染物
を溶解し、除去するために水溶液が使用される。次に接
着層４６と、導電層４８と、被覆層５０とを含む第２導
電構造が形成される。プラグ４４によって下部の３層の
金属層３０，３２及び３４と、上部の３層の金属層４
６，４８及び５０との間の電気的接続が可能になる。３
層金属構造３０−３４及び４６−５０が好ましいが、前
述の方法を変更せずに単一の導電層を用いてもよい。
【００２４】
【発明に効果】以上説明したように、フォトレジスト層
を剥離し、次にタングステンを選択的に形成する従来の
方法とは逆にすることによって、犠牲になるフォトレジ
スト層３６が残され、第２絶縁層３４上の核形成が防止
される。熱硬化性の焼成によって、跳ね返った金属汚染
物は第２絶縁層内に吸収される。次に、アルゴン・スパ
ッタ・エッチングと酸素プラズマ・デスカム段階が続
き、信頼性を大幅に高め、プラグ形成の接触抵抗を低減
する。しかし、これらの段階は各々の接点穴３８の周囲
に環状領域４３を露出させる。しかし、ＴＥＯＳの第２
絶縁層３４には４％の燐が添加されており、未結合手と
結合し、露出した環状領域上に不都合な核形成がなされ
る可能性を軽減する。選択的タングステン形成は焼成温
度を超えない低温で行われるので、ガスの放出によって
溶着工程が影響されることはない。
【図面の簡単な説明】
【図１Ａ】従来技術において、集積回路の２個の金属層
間の電気的接続を与えるプラグの形成工程を示した断面
図である。
【図１Ｂ】従来技術において、集積回路の２個の金属層
間の電気的接続を与えるプラグの形成方法を示した断面
図である。
【図１Ｃ】従来技術において、集積回路の２個の金属層
間の電気的接続を与えるプラグの形成方法を示した断面
図である。
【図１Ｄ】従来技術において、集積回路の２個の金属層
間の電気的接続を与えるプラグの形成方法を示した断面
図である。
【図２】本発明において、集積回路の２個の金属層間に
電気的接続を与えるために、絶縁層にプラグを形成する
工程を示した断面図である。
【図３】本発明において、集積回路の２個の金属層間に
電気的接続を与えるために、絶縁層にプラグを形成する
工程を示した断面図である。
【図４】本発明において、集積回路の２個の金属層間に
電気的接続を与えるために、絶縁層にプラグを形成する
工程を示した断面図である。
【図５】本発明において、集積回路の２個の金属層間に
電気的接続を与えるために、絶縁層にプラグを形成する
工程を示した断面図である。
【図６】本発明において、集積回路の２個の金属層間に
電気的接続を与えるために、絶縁層にプラグを形成する
工程を示した断面図である。
【図７】本発明において、集積回路の２個の金属層間に
電気的接続を与えるために、絶縁層にプラグを形成する
工程を示した断面図である。
【符号の説明】
１０、２２、３０、３４、４８：導電層、１２、１４、
２６：絶縁層、１６、３８：接点穴、１８、３６、４
２：フォトレジスト、２０、４４：プラグ、２４：半導
体ウエハ、２８、４６：接着層、３２、５０：被覆層

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】集積回路基板上の金属層上に絶縁層を形成
    すること、前記絶縁層上に核形成防止レジスト層を形成
    すること、前記核形成防止レジスト層および絶縁層を介
    して接点穴を形成すること、前記核形成防止レジスト層
    を焼成してこの層を熱硬化すること、前記接点穴中にタ
    ングステンを選択的に形成すること、および前記核形成
    防止レジスト層を除去すること、を含む電気的接続用プ
    ラグの形成方法。
  2. 【請求項２】金属層を形成すること、ある濃度の燐を含
    む絶縁層を前記金属層上に形成すること、前記絶縁層上
    にフォトレジスト層を形成すること、前記フォトレジス
    ト層を用いて前記絶縁層に接点穴を形成し、前記金属層
    の領域を露出させること、前記フォトレジスト層を焼成
    すること、前記接点穴の周辺の前記絶縁層の上部では除
    去され、他の部分では残されるように前記フォトレジス
    ト層を清浄すること、前記金属層の露出領域にタングス
    テンを選択的に形成すること、および前記フォトレジス
    ト層を除去すること、を含む電気的接続用プラグの形成
    方法。
JP4327217A 1991-11-12 1992-11-12 電気的接続用プラグの形成方法 Pending JPH06318644A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/792,520 US5200360A (en) 1991-11-12 1991-11-12 Method for reducing selectivity loss in selective tungsten deposition
US792520 1991-11-12

Publications (1)

Publication Number Publication Date
JPH06318644A true JPH06318644A (ja) 1994-11-15

Family

ID=25157187

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4327217A Pending JPH06318644A (ja) 1991-11-12 1992-11-12 電気的接続用プラグの形成方法

Country Status (2)

Country Link
US (1) US5200360A (ja)
JP (1) JPH06318644A (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3216345B2 (ja) * 1993-04-06 2001-10-09 ソニー株式会社 半導体装置及びその作製方法
US6127257A (en) * 1993-11-18 2000-10-03 Motorola Inc. Method of making a contact structure
US5385868A (en) * 1994-07-05 1995-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Upward plug process for metal via holes
JPH08153710A (ja) * 1994-11-30 1996-06-11 Toshiba Corp 半導体装置の製造方法
JP3349001B2 (ja) * 1994-12-29 2002-11-20 ソニー株式会社 金属膜の形成方法
US5599739A (en) * 1994-12-30 1997-02-04 Lucent Technologies Inc. Barrier layer treatments for tungsten plug
US5489552A (en) * 1994-12-30 1996-02-06 At&T Corp. Multiple layer tungsten deposition process
US5521121A (en) * 1995-04-03 1996-05-28 Taiwan Semiconductor Manufacturing Company Oxygen plasma etch process post contact layer etch back
US5601466A (en) * 1995-04-19 1997-02-11 Texas Instruments Incorporated Method for fabricating field emission device metallization
KR0172772B1 (ko) * 1995-05-17 1999-03-30 김주용 반도체 장치의 확산장벽용 산화루테늄막 형성 방법
US5693561A (en) * 1996-05-14 1997-12-02 Lucent Technologies Inc. Method of integrated circuit fabrication including a step of depositing tungsten
US5677237A (en) * 1996-06-21 1997-10-14 Taiwan Semiconductor Manufacturing Company Ltd. Process for removing seams in tungsten plugs
US5904154A (en) * 1997-07-24 1999-05-18 Vanguard International Semiconductor Corporation Method for removing fluorinated photoresist layers from semiconductor substrates
US5989984A (en) * 1997-10-07 1999-11-23 Lucent Technologies, Inc. Method of using getter layer to improve metal to metal contact resistance at low radio frequency power
US6309976B1 (en) 1999-03-22 2001-10-30 Taiwan Semiconductor Manufacturing Company Critical dimension controlled method of plasma descum for conventional quarter micron and smaller dimension binary mask manufacture
US6177347B1 (en) 1999-07-02 2001-01-23 Taiwan Semiconductor Manufacturing Company In-situ cleaning process for Cu metallization
US20030227092A1 (en) * 2002-06-05 2003-12-11 De-Chuan Liu Method of rounding a corner of a contact
GB202020022D0 (en) * 2020-12-17 2021-02-03 Spts Technologies Ltd Method and apparatus

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5084414A (en) * 1985-03-15 1992-01-28 Hewlett-Packard Company Metal interconnection system with a planar surface
JPS62216224A (ja) * 1986-03-17 1987-09-22 Fujitsu Ltd タングステンの選択成長方法
JPS6344730A (ja) * 1986-08-12 1988-02-25 Fujitsu Ltd 半導体装置の製造方法
US4902533A (en) * 1987-06-19 1990-02-20 Motorola, Inc. Method for selectively depositing tungsten on a substrate by using a spin-on metal oxide
US4981550A (en) * 1987-09-25 1991-01-01 At&T Bell Laboratories Semiconductor device having tungsten plugs
US4948755A (en) * 1987-10-08 1990-08-14 Standard Microsystems Corporation Method of manufacturing self-aligned conformal metallization of semiconductor wafer by selective metal deposition
KR920004538B1 (ko) * 1988-08-11 1992-06-08 삼성전자 주식회사 반도체장치의 제조방법
US5066612A (en) * 1990-01-05 1991-11-19 Fujitsu Limited Method of forming wiring of a semiconductor device

Also Published As

Publication number Publication date
US5200360A (en) 1993-04-06

Similar Documents

Publication Publication Date Title
JPH06318644A (ja) 電気的接続用プラグの形成方法
JPH04271144A (ja) 半導体装置
JP2003163264A (ja) エアギャップの銅のインタコネクト
JPS6110256A (ja) 集積回路の接点孔への相互接続線の自動位置決め方法
US5234864A (en) Method for interconnecting layers in a semiconductor device using two etching gases
US5641710A (en) Post tungsten etch back anneal, to improve aluminum step coverage
US6133143A (en) Method of manufacturing interconnect
US6064119A (en) Wiring structure and formation method thereof for semiconductor device
US6372614B2 (en) Dual damascene method for backened metallization using poly stop layers
JPH09283624A (ja) 半導体装置の製造方法
US6228757B1 (en) Process for forming metal interconnects with reduced or eliminated metal recess in vias
US7622331B2 (en) Method for forming contacts of semiconductor device
JP2736370B2 (ja) 半導体装置とその製造方法
US7572728B2 (en) Semiconductor device and method for manufacturing the same
JP2000243836A (ja) 半導体素子の配線形成方法
JP2008010824A (ja) 半導体メモリ素子の製造方法
JPH08181146A (ja) 半導体装置の製造方法
JPH08139190A (ja) 半導体装置の製造方法
JPH10209276A (ja) 配線形成方法
JPH08181214A (ja) 半導体装置
US6869888B1 (en) E-beam flood exposure of spin-on material to eliminate voids in vias
JPH10173051A (ja) 配線形成方法
JP3267281B2 (ja) 半導体装置の製造方法
JP3301466B2 (ja) 半導体装置の製造方法
JPH05299418A (ja) 半導体装置の製造方法