JPH11195703A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11195703A JPH11195703A JP36808097A JP36808097A JPH11195703A JP H11195703 A JPH11195703 A JP H11195703A JP 36808097 A JP36808097 A JP 36808097A JP 36808097 A JP36808097 A JP 36808097A JP H11195703 A JPH11195703 A JP H11195703A
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Abstract
(57)【要約】
【課題】 接続孔に対する被り余裕部を導電部に設ける
必要がなくて高集積化が可能な半導体装置を高い歩留り
で製造する。 【解決手段】 接続孔１５の内面に沿って広がるＳｉＯ
2 膜１６を形成し、このＳｉＯ2 膜１６に異方性エッチ
ングを施して、接続孔１５のうちで配線層１３の側面を
露出させている孔部１５ａをＳｉＯ2 膜１６で埋める。
このため、接続孔１５が配線層１３からずれても、孔部
１５ａを介した配線層１３とＳｉ基板１１との短絡を防
止することができて、接続孔１５に対する被り余裕部を
配線層１３に設ける必要がない。
必要がなくて高集積化が可能な半導体装置を高い歩留り
で製造する。 【解決手段】 接続孔１５の内面に沿って広がるＳｉＯ
2 膜１６を形成し、このＳｉＯ2 膜１６に異方性エッチ
ングを施して、接続孔１５のうちで配線層１３の側面を
露出させている孔部１５ａをＳｉＯ2 膜１６で埋める。
このため、接続孔１５が配線層１３からずれても、孔部
１５ａを介した配線層１３とＳｉ基板１１との短絡を防
止することができて、接続孔１５に対する被り余裕部を
配線層１３に設ける必要がない。
Description
【０００１】
【発明の属する技術分野】本願の発明は、導電部に対す
る接続孔を開孔する半導体装置の製造方法に関するもの
である。
る接続孔を開孔する半導体装置の製造方法に関するもの
である。
【０００２】
【従来の技術】半導体装置の製造に際して、配線等であ
る導電部に対する接続孔を開孔するためには、一般にリ
ソグラフィ及びエッチングを行うが、リソグラフィにお
けるマスクの合わせずれ等のために、通常は接続孔が導
電部から多少ずれる。そして、この様に接続孔が導電部
から多少ずれても、導電部とその上層の導電部とが接続
孔を介して確実に導通する様に、接続孔に対する被り余
裕部である縁部（ボーダ部）を導電部に設けている。
る導電部に対する接続孔を開孔するためには、一般にリ
ソグラフィ及びエッチングを行うが、リソグラフィにお
けるマスクの合わせずれ等のために、通常は接続孔が導
電部から多少ずれる。そして、この様に接続孔が導電部
から多少ずれても、導電部とその上層の導電部とが接続
孔を介して確実に導通する様に、接続孔に対する被り余
裕部である縁部（ボーダ部）を導電部に設けている。
【０００３】しかし、近年における半導体装置の微細化
・高集積化に伴って、この縁部（ボーダ部）の大きさを
無視することができなくなってきている。そこで、接続
孔に対する被り余裕部である縁部（ボーダ部）を導電部
に設けない所謂ボーダレス構造が採用される様になって
きている。
・高集積化に伴って、この縁部（ボーダ部）の大きさを
無視することができなくなってきている。そこで、接続
孔に対する被り余裕部である縁部（ボーダ部）を導電部
に設けない所謂ボーダレス構造が採用される様になって
きている。
【０００４】
【発明が解決しようとする課題】ところで、接続孔を開
孔すべき層間絶縁膜が厚めにばらついても接続孔が導電
部に確実に到達する様に、接続孔の開孔に際しては層間
絶縁膜にオーバエッチングを施している。このため、ボ
ーダレス構造が採用されている場合において接続孔が導
電部から多少でもずれると、導電部の側面を露出させる
孔部が開孔されて、この孔部が下層の導電部にまで到達
する可能性がある。
孔すべき層間絶縁膜が厚めにばらついても接続孔が導電
部に確実に到達する様に、接続孔の開孔に際しては層間
絶縁膜にオーバエッチングを施している。このため、ボ
ーダレス構造が採用されている場合において接続孔が導
電部から多少でもずれると、導電部の側面を露出させる
孔部が開孔されて、この孔部が下層の導電部にまで到達
する可能性がある。
【０００５】導電部の側面を露出させる孔部が下層の導
電部に到達すると、接続孔を埋める上層の導電部をその
後に形成すると、接続孔を開孔した導電部とその下層の
導電部とが孔部を介して短絡する。このため、従来は、
高集積化が可能な半導体装置を必ずしも高い歩留りで製
造することができなかった。
電部に到達すると、接続孔を埋める上層の導電部をその
後に形成すると、接続孔を開孔した導電部とその下層の
導電部とが孔部を介して短絡する。このため、従来は、
高集積化が可能な半導体装置を必ずしも高い歩留りで製
造することができなかった。
【０００６】従って、本願の発明は、接続孔に対する被
り余裕部である縁部（ボーダ部）を導電部に設ける必要
がなくて高集積化が可能な半導体装置を高い歩留りで製
造することができる半導体装置の製造方法を提供するこ
とを目的としている。
り余裕部である縁部（ボーダ部）を導電部に設ける必要
がなくて高集積化が可能な半導体装置を高い歩留りで製
造することができる半導体装置の製造方法を提供するこ
とを目的としている。
【０００７】
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法では、リソグラフィにおけるマスクの合わ
せ余裕の不足等のために、接続孔が導電部からずれて導
電部の側面を露出させ、下層の導電部にまで接続孔が到
達しても、接続孔のうちで導電部の側面を露出させてい
る孔部を絶縁膜で埋める。このため、接続孔が導電部か
らずれても、この接続孔を介した導電部とその下層の導
電部との短絡を防止することができる。
置の製造方法では、リソグラフィにおけるマスクの合わ
せ余裕の不足等のために、接続孔が導電部からずれて導
電部の側面を露出させ、下層の導電部にまで接続孔が到
達しても、接続孔のうちで導電部の側面を露出させてい
る孔部を絶縁膜で埋める。このため、接続孔が導電部か
らずれても、この接続孔を介した導電部とその下層の導
電部との短絡を防止することができる。
【０００８】請求項２に係る半導体装置の製造方法で
は、導電部からの接続孔のずれが大きくて、接続孔のう
ちで導電部の側面を露出させている孔部の幅が広くて
も、絶縁膜の形成と異方性エッチングとの組み合わせを
複数回繰り返して、接続孔のうちで導電部の側面を露出
させている孔部を絶縁膜で埋める。このため、導電部か
らの接続孔のずれが大きくてもこの導電部とその下層の
導電部との短絡を防止することができる。
は、導電部からの接続孔のずれが大きくて、接続孔のう
ちで導電部の側面を露出させている孔部の幅が広くて
も、絶縁膜の形成と異方性エッチングとの組み合わせを
複数回繰り返して、接続孔のうちで導電部の側面を露出
させている孔部を絶縁膜で埋める。このため、導電部か
らの接続孔のずれが大きくてもこの導電部とその下層の
導電部との短絡を防止することができる。
【０００９】請求項３、５に係る半導体装置の製造方法
では、絶縁膜としてＳｉＯ2 膜またはＳｉＮ膜を用いる
ので、接続孔のうちで導電部の側面を露出させている孔
部を埋める絶縁膜を容易に形成することができる。
では、絶縁膜としてＳｉＯ2 膜またはＳｉＮ膜を用いる
ので、接続孔のうちで導電部の側面を露出させている孔
部を埋める絶縁膜を容易に形成することができる。
【００１０】請求項４、６に係る半導体装置の製造方法
では、絶縁膜としてのＳｉＯ2 膜またはＳｉＮ膜の厚さ
を１０〜２０ｎｍにするので、接続孔の全体を絶縁膜で
埋めることなく、接続孔のうちで導電部の側面を露出さ
せている孔部のみを絶縁膜で埋めることができる。
では、絶縁膜としてのＳｉＯ2 膜またはＳｉＮ膜の厚さ
を１０〜２０ｎｍにするので、接続孔の全体を絶縁膜で
埋めることなく、接続孔のうちで導電部の側面を露出さ
せている孔部のみを絶縁膜で埋めることができる。
【００１１】
【発明の実施の形態】以下、ボーダレス構造の配線を有
する半導体装置の製造方法に適用した本願の発明の第１
〜第３実施形態を、図１〜３を参照しながら説明する。
図１、２が、第１実施形態を示している。
する半導体装置の製造方法に適用した本願の発明の第１
〜第３実施形態を、図１〜３を参照しながら説明する。
図１、２が、第１実施形態を示している。
【００１２】この第１実施形態では、図１（ａ）に示す
様に、トランジスタ（図示せず）等をＳｉ基板１１に形
成した後、Ｓｉ基板１１等を覆う絶縁膜として、２重量
％のＢと５重量％のＰとを含み厚さが１２００ｎｍであ
るＢＰＳＧ膜１２を下記の条件の常圧ＣＶＤ法で堆積さ
せる。そして、下記の条件の熱処理を行い、ＢＰＳＧ膜
１２を緻密化させて、ＢＰＳＧ膜１２の耐吸湿性等を向
上させる。
様に、トランジスタ（図示せず）等をＳｉ基板１１に形
成した後、Ｓｉ基板１１等を覆う絶縁膜として、２重量
％のＢと５重量％のＰとを含み厚さが１２００ｎｍであ
るＢＰＳＧ膜１２を下記の条件の常圧ＣＶＤ法で堆積さ
せる。そして、下記の条件の熱処理を行い、ＢＰＳＧ膜
１２を緻密化させて、ＢＰＳＧ膜１２の耐吸湿性等を向
上させる。
【００１３】ＢＰＳＧ膜の常圧ＣＶＤ条件 ガス：ＴＥＯＳ（TetraEthyl OrthoSilicate）／ＴＭＰ
Ｏ（TetraMethyl PhOsphate ）／ＴＥＢ（TetraEthyl B
orate ）＝６０／１５／１５ｓｃｃｍ 温度：５２０℃
Ｏ（TetraMethyl PhOsphate ）／ＴＥＢ（TetraEthyl B
orate ）＝６０／１５／１５ｓｃｃｍ 温度：５２０℃
【００１４】ＢＰＳＧ膜の熱処理条件 装置：縦型拡散炉 雰囲気：Ｎ2 １００％ 温度：７５０℃ 時間：１０分
【００１５】その後、下記の条件のマグネトロンスパッ
タ法で、バリアメタル膜とＡｌ系合金膜とキャップメタ
ル膜とが下層側から順次に積層されている配線層１３を
堆積させる。バリアメタル膜は厚さ２０ｎｍずつのＴｉ
膜とＴｉＮ膜とが下層側から順次に積層されて構成され
ており、Ａｌ系合金膜は厚さ５００ｎｍで０．５％のＣ
ｕを含んでおり、キャップメタル膜は厚さ１０ｎｍのＴ
ｉ膜と厚さ１００ｎｍのＴｉＮ膜とが下層側から順次に
積層されて構成されている。
タ法で、バリアメタル膜とＡｌ系合金膜とキャップメタ
ル膜とが下層側から順次に積層されている配線層１３を
堆積させる。バリアメタル膜は厚さ２０ｎｍずつのＴｉ
膜とＴｉＮ膜とが下層側から順次に積層されて構成され
ており、Ａｌ系合金膜は厚さ５００ｎｍで０．５％のＣ
ｕを含んでおり、キャップメタル膜は厚さ１０ｎｍのＴ
ｉ膜と厚さ１００ｎｍのＴｉＮ膜とが下層側から順次に
積層されて構成されている。
【００１６】バリアメタル膜及びキャップメタル膜中の
Ｔｉ膜のスパッタ条件 圧力：０．５２Ｐａ 電力：２ｋＷ ガス：Ａｒ＝３５ｓｃｃｍ 温度：３００℃
Ｔｉ膜のスパッタ条件 圧力：０．５２Ｐａ 電力：２ｋＷ ガス：Ａｒ＝３５ｓｃｃｍ 温度：３００℃
【００１７】バリアメタル膜及びキャップメタル膜中の
ＴｉＮ膜のスパッタ条件 圧力：０．７８Ｐａ 電力：６ｋＷ ガス：Ｎ2 ／Ａｒ＝４２／２１ｓｃｃｍ 温度：３００℃
ＴｉＮ膜のスパッタ条件 圧力：０．７８Ｐａ 電力：６ｋＷ ガス：Ｎ2 ／Ａｒ＝４２／２１ｓｃｃｍ 温度：３００℃
【００１８】Ａｌ系合金膜のスパッタ条件 圧力：０．５２Ｐａ 電力：１５ｋＷ ガス：Ａｒ＝６５ｓｃｃｍ 温度：３００℃
【００１９】その後、配線層１３上でフォトレジスト
（図示せず）を配線のパターンに加工し、このフォトレ
ジストをマスクにして、下記の条件の異方性エッチング
を配線層１３に施す。この異方性エッチングでは、配線
層１３の厚さに対して４０％のオーバエッチングを行
う。なお、配線のパターニングに際しては、後に開孔す
る接続孔に対する被り余裕部である縁部（ボーダ部）を
配線層１３に設けない。
（図示せず）を配線のパターンに加工し、このフォトレ
ジストをマスクにして、下記の条件の異方性エッチング
を配線層１３に施す。この異方性エッチングでは、配線
層１３の厚さに対して４０％のオーバエッチングを行
う。なお、配線のパターニングに際しては、後に開孔す
る接続孔に対する被り余裕部である縁部（ボーダ部）を
配線層１３に設けない。
【００２０】配線層の異方性エッチング条件 ガス：ＢＣｌ3 ／Ｃｌ2 ＝１００／１５０ｓｃｃｍ 圧力：１Ｐａ マイクロ波電流：４００ｍＡ 高周波電力：１１０Ｗ
【００２１】次に、図１（ｂ）に示す様に、層間絶縁膜
として、厚さ５００ｎｍのＳｉＯ2膜１４を下記の条件
のプラズマＣＶＤ法で堆積させる。そして、接続孔のパ
ターンの開口を有するフォトレジスト（図示せず）をマ
スクにして、下記の条件の反応性イオンエッチングで、
配線層１３に対する接続孔１５をＳｉＯ2 膜１４に開孔
する。この反応性イオンエッチングでは、ＳｉＯ2 膜１
４及び配線層１３の合計の厚さである１２００ｎｍに対
して２０％のオーバエッチングを行う。
として、厚さ５００ｎｍのＳｉＯ2膜１４を下記の条件
のプラズマＣＶＤ法で堆積させる。そして、接続孔のパ
ターンの開口を有するフォトレジスト（図示せず）をマ
スクにして、下記の条件の反応性イオンエッチングで、
配線層１３に対する接続孔１５をＳｉＯ2 膜１４に開孔
する。この反応性イオンエッチングでは、ＳｉＯ2 膜１
４及び配線層１３の合計の厚さである１２００ｎｍに対
して２０％のオーバエッチングを行う。
【００２２】ＳｉＯ2 膜のプラズマＣＶＤ条件 ガス：ＴＥＯＳ／Ｏ2 ＝８００／６００ｓｃｃｍ 圧力：１１３３．２Ｐａ 温度：４００℃ 高周波電力：７００Ｗ
【００２３】接続孔の反応性イオンエッチング条件 ガス：ＣＯ／ＣＨＦ3 ＝２００／１０００ｓｃｃｍ 圧力：５．３Ｐａ 温度：−３０℃ 電力：１２００Ｗ
【００２４】ところが、フォトレジストをパターニング
するためのリソグラフィにおけるマスクの合わせずれ等
があると、上述の様に接続孔１５に対する被り余裕部で
ある縁部（ボーダ部）を配線層１３に設けていないの
で、図１（ｂ）に示した様に、接続孔１５が配線層１３
からずれて、配線層１３の側面を露出させる孔部１５ａ
が接続孔１５に連なってＳｉＯ2 膜１４やＢＰＳＧ膜１
２に開孔される。
するためのリソグラフィにおけるマスクの合わせずれ等
があると、上述の様に接続孔１５に対する被り余裕部で
ある縁部（ボーダ部）を配線層１３に設けていないの
で、図１（ｂ）に示した様に、接続孔１５が配線層１３
からずれて、配線層１３の側面を露出させる孔部１５ａ
が接続孔１５に連なってＳｉＯ2 膜１４やＢＰＳＧ膜１
２に開孔される。
【００２５】そこで、次に、図１（ｃ）に示す様に、Ｓ
ｉＯ2 膜１４を堆積させた時と同じ条件のプラズマＣＶ
Ｄ法で厚さ１０ｎｍのＳｉＯ2 膜１６を堆積させる。こ
のＳｉＯ2 膜１６は、接続孔１５の内面を含むＳｉＯ2
膜１４の表面に沿って広がると共に孔部１５ａを塞ぐ。
ｉＯ2 膜１４を堆積させた時と同じ条件のプラズマＣＶ
Ｄ法で厚さ１０ｎｍのＳｉＯ2 膜１６を堆積させる。こ
のＳｉＯ2 膜１６は、接続孔１５の内面を含むＳｉＯ2
膜１４の表面に沿って広がると共に孔部１５ａを塞ぐ。
【００２６】次に、図２（ａ）に示す様に、接続孔１５
を開孔した時と同じ条件の異方的な反応性イオンエッチ
ングで、ＳｉＯ2 膜１６の厚さである１０ｎｍに対して
５０％のオーバエッチングを行って、配線層１３及びＳ
ｉＯ2 膜１４の上面からＳｉＯ2 膜１６を除去する。従
って、孔部１５ａはＳｉＯ2 膜１６で埋められる。
を開孔した時と同じ条件の異方的な反応性イオンエッチ
ングで、ＳｉＯ2 膜１６の厚さである１０ｎｍに対して
５０％のオーバエッチングを行って、配線層１３及びＳ
ｉＯ2 膜１４の上面からＳｉＯ2 膜１６を除去する。従
って、孔部１５ａはＳｉＯ2 膜１６で埋められる。
【００２７】次に、図２（ｂ）に示す様に、配線層１３
におけるバリアメタル膜及びキャップメタル膜中のＴｉ
Ｎ膜を堆積させた時と同じ条件のスパッタ法で、薄い密
着メタル膜としての厚さ３０ｎｍのＴｉＮ膜（図示せ
ず）を堆積させ、更に、下記の条件の熱ＣＶＤ法で厚さ
６００ｎｍのＷ膜１７を堆積させる。
におけるバリアメタル膜及びキャップメタル膜中のＴｉ
Ｎ膜を堆積させた時と同じ条件のスパッタ法で、薄い密
着メタル膜としての厚さ３０ｎｍのＴｉＮ膜（図示せ
ず）を堆積させ、更に、下記の条件の熱ＣＶＤ法で厚さ
６００ｎｍのＷ膜１７を堆積させる。
【００２８】Ｗ膜の熱ＣＶＤ条件 ガス：ＷＦ6 ／Ｈ2 ／Ａｒ＝４０／４００／２２５０ｓ
ｃｃｍ 圧力：１０．７ｋＰａ 温度：４５０℃
ｃｃｍ 圧力：１０．７ｋＰａ 温度：４５０℃
【００２９】その後、第１段階としてのＷ膜１７に対す
るエッチングと、第２段階としてのＴｉＮ膜に対するエ
ッチングと、第３段階としてのＷ膜１７に対するオーバ
エッチングとを夫々下記の条件で行って、これらのＴｉ
Ｎ膜とＷ膜１７とで接続孔１５の埋め込みプラグを形成
する。そして、図示されてはいないが、従来公知の工程
を更に実行して、この半導体装置を完成させる。
るエッチングと、第２段階としてのＴｉＮ膜に対するエ
ッチングと、第３段階としてのＷ膜１７に対するオーバ
エッチングとを夫々下記の条件で行って、これらのＴｉ
Ｎ膜とＷ膜１７とで接続孔１５の埋め込みプラグを形成
する。そして、図示されてはいないが、従来公知の工程
を更に実行して、この半導体装置を完成させる。
【００３０】Ｗ膜のエッチング条件 ガス：ＳＦ6 ／Ａｒ／Ｈｅ＝１１０／９０／５ｓｃｃｍ 圧力：４５．５Ｐａ 電力：２７５Ｗ
【００３１】ＴｉＮ膜のエッチング条件 ガス：Ａｒ／Ｃｌ2 ＝７５／５ｓｃｃｍ 圧力：６．５Ｐａ 電力：２５０Ｗ
【００３２】Ｗ膜のオーバエッチング条件 ガス：ＳＦ6 ／Ａｒ／Ｈｅ＝２０／１０／１０ｓｃｃｍ 圧力：３２．５Ｐａ 電力：７０Ｗ
【００３３】次に、第２実施形態を説明する。この第２
実施形態も、ＳｉＯ2 膜１６の代わりに下記の条件のプ
ラズマＣＶＤ法で厚さ１０ｎｍのＳｉＮ膜を堆積させ、
下記の条件の異方的な反応性イオンエッチングで、Ｓｉ
Ｎ膜の厚さである１０ｎｍに対して５０％のオーバエッ
チングを行うことを除いて、上述の第１実施形態と実質
的に同様の工程を実行する。
実施形態も、ＳｉＯ2 膜１６の代わりに下記の条件のプ
ラズマＣＶＤ法で厚さ１０ｎｍのＳｉＮ膜を堆積させ、
下記の条件の異方的な反応性イオンエッチングで、Ｓｉ
Ｎ膜の厚さである１０ｎｍに対して５０％のオーバエッ
チングを行うことを除いて、上述の第１実施形態と実質
的に同様の工程を実行する。
【００３４】ＳｉＮ膜のプラズマＣＶＤ条件 ガス：ＳｉＨ4 ／ＮＨ3 ／Ｎ2 ＝２６５／１００／４０
００ｓｃｃｍ 圧力：５６５Ｐａ 基板温度：４００℃
００ｓｃｃｍ 圧力：５６５Ｐａ 基板温度：４００℃
【００３５】ＳｉＮ膜の反応性イオンエッチング条件 ガス：ＣＨＦ3 ／Ｏ2 ＝７５／２５ｓｃｃｍ 圧力：５．３Ｐａ 温度：−３０℃ 高周波電力：６００Ｗ
【００３６】図３が、第３実施形態の一部を示してい
る。図３（ａ）に示す様に、フォトレジスト（図示せ
ず）に接続孔１５のパターンの開口を形成するためのリ
ソグラフィにおけるマスクの合わせずれ等が大きいため
に、配線層１３からの接続孔１５のずれが大きくて、Ｓ
ｉＯ2 膜１６のみでは孔部１５ａが埋められない場合が
ある。
る。図３（ａ）に示す様に、フォトレジスト（図示せ
ず）に接続孔１５のパターンの開口を形成するためのリ
ソグラフィにおけるマスクの合わせずれ等が大きいため
に、配線層１３からの接続孔１５のずれが大きくて、Ｓ
ｉＯ2 膜１６のみでは孔部１５ａが埋められない場合が
ある。
【００３７】そこで、この第３実施形態では、図３
（ｂ）に示す様に、ＳｉＯ2 膜１６と同じ厚さのＳｉＯ
2 膜１８の堆積及び異方性エッチングを繰り返して、Ｓ
ｉＯ2 膜１６、１８の両方で孔部１５ａを埋める。以上
の点を除いて、この第３実施形態も図１、２に示した第
１実施形態と実質的に同様の工程を実行する。
（ｂ）に示す様に、ＳｉＯ2 膜１６と同じ厚さのＳｉＯ
2 膜１８の堆積及び異方性エッチングを繰り返して、Ｓ
ｉＯ2 膜１６、１８の両方で孔部１５ａを埋める。以上
の点を除いて、この第３実施形態も図１、２に示した第
１実施形態と実質的に同様の工程を実行する。
【００３８】以上の様な第１〜第３実施形態では、接続
孔１５に対する被り余裕部である縁部（ボーダ部）を配
線層１３に設けていなくて、配線がボーダレス構造であ
るにも拘らず、孔部１５ａをＳｉＯ2 膜１６、１８やＳ
ｉＮ膜で埋めているので、図２（ｂ）からも明らかな様
に、埋め込みプラグであるＷ膜１７で接続孔１５を埋め
ても、孔部１５ａを介して配線層１３とＳｉ基板１１と
が短絡しない。
孔１５に対する被り余裕部である縁部（ボーダ部）を配
線層１３に設けていなくて、配線がボーダレス構造であ
るにも拘らず、孔部１５ａをＳｉＯ2 膜１６、１８やＳ
ｉＮ膜で埋めているので、図２（ｂ）からも明らかな様
に、埋め込みプラグであるＷ膜１７で接続孔１５を埋め
ても、孔部１５ａを介して配線層１３とＳｉ基板１１と
が短絡しない。
【００３９】なお、以上の第１〜第３実施形態の何れに
おいてもＳｉＯ2 膜１６、１８やＳｉＮ膜の厚さが１０
ｎｍであるが、この厚さが１０〜２０ｎｍの範囲であれ
ば、接続孔１５の内面に沿って広がるだけでこの接続孔
１５を埋めることなく孔部１５ａのみをＳｉＯ2 膜１
６、１８やＳｉＮ膜で埋めることができる。
おいてもＳｉＯ2 膜１６、１８やＳｉＮ膜の厚さが１０
ｎｍであるが、この厚さが１０〜２０ｎｍの範囲であれ
ば、接続孔１５の内面に沿って広がるだけでこの接続孔
１５を埋めることなく孔部１５ａのみをＳｉＯ2 膜１
６、１８やＳｉＮ膜で埋めることができる。
【００４０】また、以上の第１〜第３実施形態の何れに
おいてもＳｉ基板１１上の第１層目の配線層１３に対し
て接続孔１５を開孔しているが、例えば、半導体基板上
の第２層目の配線層に対して接続孔を開孔して、この第
２層目の配線層から第１層目の配線層にまで達する孔部
が形成される場合にも、本願の発明を適用することがで
きる。
おいてもＳｉ基板１１上の第１層目の配線層１３に対し
て接続孔１５を開孔しているが、例えば、半導体基板上
の第２層目の配線層に対して接続孔を開孔して、この第
２層目の配線層から第１層目の配線層にまで達する孔部
が形成される場合にも、本願の発明を適用することがで
きる。
【００４１】
【発明の効果】請求項１に係る半導体装置の製造方法で
は、接続孔が導電部からずれても、この接続孔を介した
導電部とその下層の導電部との短絡を防止することがで
きるので、接続孔に対する被り余裕部である縁部を導電
部に設ける必要がなくて高集積化が可能な半導体装置を
高い歩留りで製造することができる。
は、接続孔が導電部からずれても、この接続孔を介した
導電部とその下層の導電部との短絡を防止することがで
きるので、接続孔に対する被り余裕部である縁部を導電
部に設ける必要がなくて高集積化が可能な半導体装置を
高い歩留りで製造することができる。
【００４２】請求項２に係る半導体装置の製造方法で
は、導電部からの接続孔のずれが大きくてもこの導電部
とその下層の導電部との短絡を防止することができるの
で、接続孔に対する被り余裕部である縁部を導電部に設
ける必要がなくて高集積化が可能な半導体装置を更に高
い歩留りで製造することができる。
は、導電部からの接続孔のずれが大きくてもこの導電部
とその下層の導電部との短絡を防止することができるの
で、接続孔に対する被り余裕部である縁部を導電部に設
ける必要がなくて高集積化が可能な半導体装置を更に高
い歩留りで製造することができる。
【００４３】請求項３、５に係る半導体装置の製造方法
では、接続孔のうちで導電部の側面を露出させている孔
部を埋める絶縁膜を容易に形成することができるので、
高集積化が可能な半導体装置を高い歩留り及び低いコス
トで製造することができる。
では、接続孔のうちで導電部の側面を露出させている孔
部を埋める絶縁膜を容易に形成することができるので、
高集積化が可能な半導体装置を高い歩留り及び低いコス
トで製造することができる。
【００４４】請求項４、６に係る半導体装置の製造方法
では、接続孔の全体を絶縁膜で埋めることなく、接続孔
のうちで導電部の側面を露出させている孔部のみを絶縁
膜で埋めることができるので、高集積化が可能な半導体
装置を更に高い歩留りで製造することができる。
では、接続孔の全体を絶縁膜で埋めることなく、接続孔
のうちで導電部の側面を露出させている孔部のみを絶縁
膜で埋めることができるので、高集積化が可能な半導体
装置を更に高い歩留りで製造することができる。
【図１】本願の発明の第１実施形態の前半の工程を順次
に示す側断面図である。
に示す側断面図である。
【図２】第１実施形態の後半の工程を順次に示す側断面
図である。
図である。
【図３】本願の発明の第３実施形態の一部の工程を順次
に示しており、図２（ａ）に対応する工程の側断面図で
ある。
に示しており、図２（ａ）に対応する工程の側断面図で
ある。
１３…配線層（導電部）、１５…接続孔、１５ａ…孔
部、１６…ＳｉＯ2 膜（絶縁膜）、１８…ＳｉＯ2 膜
（絶縁膜）
部、１６…ＳｉＯ2 膜（絶縁膜）、１８…ＳｉＯ2 膜
（絶縁膜）
Claims (6)
- 【請求項１】 導電部に対する接続孔を開孔する工程
と、 前記接続孔の内面に沿って広がる絶縁膜を形成する工程
と、 前記絶縁膜に異方性エッチングを施して、前記接続孔の
うちで前記導電部の側面を露出させている孔部を前記絶
縁膜で埋める工程とを具備することを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記絶縁膜の形成と前記異方性エッチン
グとの組み合わせを複数回繰り返して前記孔部を前記絶
縁膜で埋めることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】 前記絶縁膜としてＳｉＯ2 膜を用いるこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記ＳｉＯ2 膜の厚さを１０〜２０ｎｍ
にすることを特徴とする請求項３記載の半導体装置の製
造方法。 - 【請求項５】 前記絶縁膜としてＳｉＮ膜を用いること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項６】 前記ＳｉＮ膜の厚さを１０〜２０ｎｍに
することを特徴とする請求項５記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36808097A JPH11195703A (ja) | 1997-12-29 | 1997-12-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36808097A JPH11195703A (ja) | 1997-12-29 | 1997-12-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11195703A true JPH11195703A (ja) | 1999-07-21 |
Family
ID=18490927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36808097A Pending JPH11195703A (ja) | 1997-12-29 | 1997-12-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11195703A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006287184A (ja) * | 2005-03-30 | 2006-10-19 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
-
1997
- 1997-12-29 JP JP36808097A patent/JPH11195703A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006287184A (ja) * | 2005-03-30 | 2006-10-19 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
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