JP2006287184A - 半導体素子の製造方法 - Google Patents
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Abstract
【課題】O3−TEOSを用いた層間絶縁膜をエッチングしてコンタクトを形成するとき、緻密化されていない層間絶縁膜の下部のクリーニング工程における損失を防止することが可能な半導体素子の製造方法の提供。
【解決手段】所定の構造が形成された半導体基板の上部にO3−TEOSを用いて層間絶縁膜を形成する段階と、アニール工程を施して前記層間絶縁膜を緻密化させる段階と、前記層間絶縁膜の所定の領域をエッチングして、前記半導体基板の所定の領域を露出させるコンタクトを形成する段階と、オゾンを用いた表面処理を施して前記層間絶縁膜の表面に酸化膜を形成する段階とを含む。
【選択図】図1
【解決手段】所定の構造が形成された半導体基板の上部にO3−TEOSを用いて層間絶縁膜を形成する段階と、アニール工程を施して前記層間絶縁膜を緻密化させる段階と、前記層間絶縁膜の所定の領域をエッチングして、前記半導体基板の所定の領域を露出させるコンタクトを形成する段階と、オゾンを用いた表面処理を施して前記層間絶縁膜の表面に酸化膜を形成する段階とを含む。
【選択図】図1
Description
本発明は、半導体素子の製造方法に係り、特に、O3−TEOSを用いて形成された層間絶縁膜をエッチングしてコンタクトを形成する半導体素子の製造方法に関する。
半導体素子の高集積化に伴い、下部構造と上部構造、例えば下部のセルまたはトランジスタ構造と上部の配線構造を絶縁するための層間絶縁膜としては既存のCVD方式と比較してギャップフィル能力に優れたO3−TEOSを用いて形成するが、O3−TEOSで形成された層間絶縁膜は後続のアニール工程を用いて緻密化させる。ところが、アニール工程による緻密化は、層間絶縁膜の下部に行くほど低下する。したがって、層間絶縁膜をエッチングしてコンタクトを形成する工程で層間絶縁膜の下部の緻密化されていない部分が露出し、この部分がエッチング残留物を除去するためのクリーニング工程で損失することにより、上部より下部が広い形状にコンタクトが形成される。よって、後続のプラグ物質がコンタクトを完全に埋め込むことができなくなり、これにより配線の信頼性が低下するなどの問題点が発生する。
そこで、本発明の目的は、O3−TEOSを用いた層間絶縁膜をエッチングしてコンタクトを形成するとき、緻密化されていない層間絶縁膜の下部のクリーニング工程における損失を防止することが可能な半導体素子の製造方法を提供することにある。
上記目的を達成するために、本発明の一実施例に係る半導体素子の製造方法は、所定の構造が形成された半導体基板の上部にO3−TEOSを用いて層間絶縁膜を形成する段階と、アニール工程を行って前記層間絶縁膜を緻密化させる段階と、前記層間絶縁膜の所定の領域をエッチングして、前記半導体基板の所定の領域を露出させるコンタクトを形成する段階と、オゾンを用いた表面処理を施して前記層間絶縁膜の表面に酸化膜を形成する段階とを含む。
本発明の他の実施例に係る半導体素子の製造方法は、所定の構造が形成された半導体基板の上部にO3−TEOSを用いて第1層間絶縁膜を形成する段階と、アニール工程を行って前記第1層間絶縁膜を緻密化させる段階と、前記第1層間絶縁膜の上部に第2層間絶縁膜を形成する段階と、前記第1及び第2層間絶縁膜の所定の領域をエッチングして前記半導体基板の所定の領域を露出させるコンタクトを形成する段階と、オゾンを用いた表面処理を施して前記第1及び第2層間絶縁膜の表面に酸化膜を形成する段階とを含む。
前記アニール工程は、700〜900℃の温度と窒素(N2)雰囲気中で30分〜60分間行う。
前記オゾンを用いた表面処理は、500〜700℃の温度で行う。
前記酸化膜は、30〜50Åの厚さに形成する。
前記オゾンを用いた表面処理を施した後、前記コンタクト形成時のエッチング残留物を除去するためのクリーニング工程を行う段階をさらに含む。
前記クリーニング工程は、H2SO4、H2O2、NH4OH、HF、NH4Fを含むケミカルを用いて行う。
前記第2層間絶縁膜は、TEOS酸化膜または高密度プラズマ(HDP)酸化膜を用いて形成する。
上述したように、本発明では、コンタクトを形成した後、エッチング残留物を除去するためのクリーニング工程の以前に、オゾンを用いた表面処理を施して層間絶縁膜の表面に酸化膜を形成することにより、クリーニング工程の際に緻密化されていない層間絶縁膜の下部の損失を防止することができる。
また、本発明は、O3−TEOS膜を用いた層間絶縁膜の下部が緻密化されないため、コンタクト形成の後、クリーニング工程の際に発生する層間絶縁膜の損失を、オゾンを用いた表面処理によって形成される酸化膜を用いて防止することにより、以後のプラグ物質の埋め込みの際にボイドが発生しないながら実質的な断面積を増加させ、コンタクト抵抗を低めることができる。
以下に添付図面を参照しながら、本発明の実施例を詳細に説明する。
図1(a)〜図1(c)は本発明の一実施例に係る半導体素子の製造方法を説明するために順次示した素子の断面図であって、NAND型フラッシュメモリ素子のドレインコンタクト形成方法を説明するために素子を示し、ソースコンタクトにも同様に適用される。
図1(a)を参照すると、所定の工程によって、セル領域A、選択トランジスタ領域Bおよび周辺回路領域Cが画定された半導体基板101の上部にトンネル酸化膜102、第1導電層103、誘電体膜104、第2導電層105およびハードマスク膜106を順次形成する。所定のマスクを用いたフォトおよびエッチング工程を行い、セル領域Aにはフローティングゲートとコントロールゲートが積層されたスタックゲート100を形成し、選択トランジスタ領域Bには第1および第2導電層103及び105が積層されたゲート200を形成する。また、周辺回路領域Cにも第1および第2導電層103および105が積層されたゲート300を形成する。ここで、セル領域Aのスタックゲート100、選択トランジスタ領域Bのゲート200および周辺回路領域Cのゲート300は、同一の工程で形成されるが、その後、電圧印加方式を異にしてメモリセルまたはトランジスタゲートとして用いられる。すなわち、セル領域Aのスタックゲート100には、コントロールゲートにのみ電圧を印加してセルとして動作するようにし、選択トランジスタ領域Bのゲート200および周辺回路領域Cのゲート300を構成する第1および第2導電層103および105には、同一の電圧を印加してトランジスタとして動作するようにする。その次、絶縁膜107を形成した後、全面エッチングしてセル領域Aのゲート100の間を埋め込み、選択トランジスタ領域Bのゲート200および周辺回路領域Cのゲート300の側壁にスペーサを形成する。イオン注入工程を施してソースライン(図示せず)およびドレイン108を形成する。その後、全体構造の上部にバッファ酸化膜109および自己整列コンタクトエッチング工程のための窒化膜110を形成する。
図1(b)を参照すると、全体構造上にO3−TEOSを用いて層間絶縁膜111を形成した後、700〜900℃の温度と窒素(N2)雰囲気中で30分〜60分間アニール工程を施して層間絶縁膜111を緻密化させる。全体構造上に感光膜(図示せず)を形成した後、ドレインコンタクトマスクを用いたフォトおよびエッチング工程によってドレイン108を露出させるドレインコンタクト112を形成する。
図1(c)を参照すると、感光膜(図示せず)を酸素プラズマを用いて除去した後、オゾンを用いた表面処理を施して層間絶縁膜111の表面に酸化膜113が形成されるようにする。この際、オゾンを用いた表面処理は、500〜700℃の温度で施し、30〜50Åの厚さに酸化膜113が形成されるようにする。そして、クリーニング工程を施すが、例えば感光膜を除去した後、残留するポリマーを除去するために、H2SO4、H2O2、NH4OH、HF、NH4Fを含むケミカルを用いてクリーニング工程を行う。この際、酸化膜113によって緻密化されていない層間絶縁膜111の下部が損失してプラグ物質が完全に埋め込まれないという問題点を解決することができる。
図2(a)〜図2(c)は、本発明の他の実施例に係る半導体素子の製造方法を説明するために順次示した素子の断面図であって、NAND型フラッシュメモリ素子のドレインコンタクト形成方法を説明するために素子を示し、ソースコンタクト形成方法にも同様に適用される。
図2(a)を参照すると、所定の工程によって、セル領域A、選択トランジスタ領域Bおよび周辺回路領域Cが画定された半導体基板201の上部にトンネル酸化膜202、第1導電層203、誘電体膜204、第2導電層205およびハードマスク膜206を順次形成する。その後、所定のマスクを用いたフォトおよびエッチング工程を施して、セル領域Aにはフローティングゲートとコントロールゲートが積層されたスタックゲート100を形成し、選択トランジスタ領域Bには第1および第2導電層203および205が積層されたゲート200を形成する。また、周辺回路領域Cにも、第1及び第2導電層203及び205が積層されたゲート300を形成する。ここで、セル領域Aのスタックゲー100、選択トランジスタ領域Bのゲート200および周辺回路領域Cのゲート300は、同一の工程で形成されるが、その後、電圧印加方式を異にしてメモリセルまたはトランジスタゲートとして用いられる。すなわち、セル領域Aのスタックゲート100にはコントロールゲートにのみ電圧を印加してセルとして動作するようにし、選択トランジスタ領域Bのゲート200および周辺回路領域Cのゲート300を構成する第1及び第2導電層203および205には同一の電圧を印加してトランジスタとして動作するようにする。そして、セル領域Aのゲート100の間を埋め込み、選択トランジスタ領域Bのゲート200および周辺回路領域Cのゲート300の側壁にスペーサ207を形成した後、イオン注入工程を施してソースライン(図示せず)およびドレイン208を形成する。その後、全体構造上にバッファ酸化膜209および自己整列コンタクトエッチング工程のための窒化膜210を形成する。
図2(b)を参照すると、全体構造上にO3−TEOSを用いて第1層間絶縁膜211を形成した後、700〜900℃の温度と窒素(N2)雰囲気中で30分〜60分間アニール工程を施して第1層間絶縁膜211を緻密化させる。そして、第1層間絶縁膜211の上部にTEOS酸化膜または高密度プラズマ(HDP)酸化膜を用いて第2層間絶縁膜212を形成する。全体構造上に感光膜(図示せず)を形成した後、ドレインコンタクトマスクを用いたフォトおよびエッチング工程によって、ドレイン208を露出させるドレインコンタクト213を形成する。
図2(c)を参照すると、感光膜(図示せず)を酸素プラズマを用いて除去した後、オゾンを用いた表面処理を施して第1および第2層間絶縁膜211および212の表面に酸化膜214が形成されるようにする。この際、オゾンを用いた表面処理は、500〜700℃の温度で施し、30〜50Åの厚さに酸化膜214が形成されるようにする。その後、クリーニング工程を行うが、例えば感光膜を除去した後、残留するポリマーを除去するために、H2SO4、H2O2、NH4OH、HF、NH4Fを含むケミカルを用いてクリーニング工程を行う。この際、第2層間絶縁膜212と比較して第1層間絶縁膜211のクリーニングによる除去率が速いため、第1層間絶縁膜211の下部が大きく損失するおそれがあるが、酸化膜214によってクリーニング工程の際に第1層間絶縁膜211の下部が損失してプラグ物質が完全に埋め込まれないという問題点を解決することができる。
A セル領域
B 選択トランジスタ領域
C 周辺回路領域
101及び201 半導体基板
102及び202 トンネル酸化膜
103及び203 第1導電層
104及び204 誘電体膜
105及び205 第2導電層
106及び206 ハードマスク膜
107及び207 絶縁膜
108及び208 ドレイン
109及び209 バッファ酸化膜
110及び210 窒化膜
111 層間絶縁膜
112及び213 ドレインコンタクト
113及び214 酸化膜
211 第1層間絶縁膜
212 第2層間絶縁膜
B 選択トランジスタ領域
C 周辺回路領域
101及び201 半導体基板
102及び202 トンネル酸化膜
103及び203 第1導電層
104及び204 誘電体膜
105及び205 第2導電層
106及び206 ハードマスク膜
107及び207 絶縁膜
108及び208 ドレイン
109及び209 バッファ酸化膜
110及び210 窒化膜
111 層間絶縁膜
112及び213 ドレインコンタクト
113及び214 酸化膜
211 第1層間絶縁膜
212 第2層間絶縁膜
Claims (8)
- 所定の構造が形成された半導体基板の上部にO3−TEOSを用いて層間絶縁膜を形成する段階と、
アニール工程を行って前記層間絶縁膜を緻密化させる段階と、
前記層間絶縁膜の所定の領域をエッチングして、前記半導体基板の所定の領域を露出させるコンタクトを形成する段階と、
オゾンを用いた表面処理を施して前記層間絶縁膜の表面に酸化膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。 - 所定の構造が形成された半導体基板の上部にO3−TEOSを用いて第1層間絶縁膜を形成する段階と、
アニール工程を行って前記第1層間絶縁膜を緻密化させる段階と、
前記第1層間絶縁膜の上部に第2層間絶縁膜を形成する段階と、
前記第1及び第2層間絶縁膜の所定の領域をエッチングして、前記半導体基板の所定の領域を露出させるコンタクトを形成する段階と、
オゾンを用いた表面処理を施して前記第1及び第2層間絶縁膜の表面に酸化膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。 - 前記アニール工程は、700〜900℃の温度と窒素(N2)雰囲気中で30分〜60分間行うことを特徴とする請求項1または2に記載の半導体素子の製造方法。
- 前記オゾンを用いた表面処理は、500〜700℃の温度で行うことを特徴とする請求項1または2に記載の半導体素子の製造方法。
- 前記酸化膜は、30〜50Åの厚さに形成することを特徴とする請求項1または2に記載の半導体素子の製造方法。
- 前記オゾンを用いた表面処理を施した後、前記コンタクト形成時のエッチング残留物を除去するためのクリーニング工程を行う段階をさらに含むことを特徴とする請求項1または2に記載の半導体素子の製造方法。
- 前記クリーニング工程は、H2SO4、H2O2、NH4OH、HF、NH4Fを含むケミカルを用いて行うことを特徴とする請求項6に記載の半導体素子の製造方法。
- 前記第2層間絶縁膜は、TEOS酸化膜または高密度プラズマ(HDP)酸化膜を用いて形成することを特徴とする請求項2に記載の半導体素子の製造方法。
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