KR100861307B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 셀 영역과 주변회로 영역으로 구획된 반도체 기판의 각 영역을 식각하여 트렌치를 형성하는 단계와, 상기 셀 영역의 트렌치 표면 상에 선형질화막 및 선형산화막을 차례로 형성하는 단계와, 상기 주변회로 영역의 트렌치 표면 상에 Hf막을 형성하는 단계와, 상기 셀 영역의 선형산화막 및 상기 주변회로 영역의 Hf막 상에 상기 트렌치를 매립하도록 유동성 절연막을 형성하는 단계와, 상기 유동성 절연막에 대해 큐어링(Curing) 공정을 수행하는 단계를 포함한다.

Description

반도체 소자의 소자분리막 형성방법{METHOD OF MANUFACTURING ISOLATION LAYER FOR SEMICONDUCTOR DEVICE}
도 1은 종래의 문제점을 도시한 사진.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 패드산화막
204 : 패드질화막 206 : 하드마스크
208 : 측벽산화막 210 : 선형질화막
212 : 선형산화막 214 : 마스크패턴
216 : Hf막 218 : 절연막
T : 트렌치
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 자세하게는, 소자분리막 형성시 반도체 기판의 산화를 방지할 수 있는 반도체 소자의 소 자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 사이즈의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.
한편, 반도체 소자의 집적도가 증가함에 따라 디자인 룰은 감소하여 액티브 영역의 크기는 점점 감소되고 있으며, 또한 소자의 전기적 특성을 위하여 트렌치의 깊이가 점점 깊어짐에 따라 종횡비가 증가하면서 트렌치 갭-필(gap-fill) 문제가 발생하게 되었다.
따라서, 상기 언급한 트렌치의 갭-필 문제를 해결하기 위해, HARP(High aspect ratio process)나 PDL(Pulsed seposition layer)의 방식을 사용하여 트렌치의 매립이 이루어지고 있는데, 상기와 같은 HARP나 PDL 방식은 등각형의 증착방식이라는 한계가 있으므로 트렌치의 매립 모양이 일정한 경사를 가지고 있어야 한다는 단점이 생기게 된다.
이에 현재는, 트렌치의 하단부를 매립특성이 우수한 SOD(Spin-On Dielectric)막으로 증착한 다음, 상기 SOD막 상에 상기 트렌치를 완전 매립하도록 HDP(High Density Plasma)막을 증착하여 상기 SOD막과 HDP막의 적층막으로 이루어진 소자분리막을 형성하는 방법이 제안된 바 있으며, 상기 소자분리막을 SOD막과 HDP막의 적층막 구조로 형성하면, 종횡비(aspect ratio)가 큰 트렌치의 하단부를 매립특성이 우수한 SOD막으로 형성함으로써 보이드의 발생 없이 막을 매립할 수 있 으며, 후속 공정시 노출되는 트렌치의 상단부를 식각속도가 비교적 느린 HDP막으로 형성함으로써 후속으로 수행되는 세정 공정시 유발되는 소자분리막의 신뢰성 열화를 방지할 수 있는 장점이 있다.
그러나, 향후 80nm 이하의 반도체 소자에서는 상기와 같은 SOD막 및 HDP막의 적층구조 또는 HDP단일막의 적용이 불가능할 것으로 예상되어, SOD 단일막 또는 HARP 단일막으로 소자분리막을 형성하는 방법이 제안되고 있다.
상기와 같은 SOD 단일막 또는 HARP단일막의 공정으로 소자분리막을 형성하는 방법은, H2 및 O2의 분위기에서 습식의 방식으로 어닐링 공정이 필수적으로 요구되며, 이 경우, 온도가 낮아지면 제대로 치환이 되지 않아 일반적으로 750∼1000℃의 온도에서 큐어링 공정을 수행하고 있다.
따라서, 상기와 같은 H2 및 O2의 분위기 및 750∼1000℃의 조건에서, 반도체 기판에의 산화 및 반도체 기판이 함유하고 있는 산소가, 그의 확산을 유발하여 도 1의 A에 도시된 바와 같이, 스택킹(Stacking) 결함으로 인해 액티브 영역의 슬립(Slip) 및 반도체 기판에의 전위를 유발하여 후속의 공정을 용이하게 수행하지 못하게 하는 치명적인 결함을 발생시키게 된다.
한편, 상기와 같은 문제점을 해결하기 위해 선형질화막을 두껍게 형성해주거나, 어닐링 온도를 감소시키게 되면, 매립을 위한 공간이 좁아지게 되어 트렌치의 매립이 매우 어렵게 되거나, 또는, 소자분리막의 막질이 매우 무르게 되어 후속에서의 CMP(Chemical Mechanical Polishing) 공정에서 많은 스크래치(Scratch)가 발 생하게 된다.
본 발명은 SOD막 또는 HARP막에 대한 어닐링 공정 수행시 반도체 기판으로 산소의 확산을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
또한, 본 발명은 상기와 같이 산소의 확산을 방지하여 스택킹(Stacking) 결함으로 인한 반도체 기판 액티브 영역의 슬립(Slip) 및 반도체 기판에의 전위를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 셀 영역과 주변회로 영역으로 구획된 반도체 기판의 각 영역을 식각하여 트렌치를 형성하는 단계; 상기 셀 영역의 트렌치 표면 상에 선형질화막 및 선형산화막을 차례로 형성함과 아울러, 상기 주변회로 영역의 트렌치 표면 상에 Hf막을 형성하는 단계; 상기 셀 영역의 선형산화막 및 상기 주변회로 영역의 Hf막 상에 상기 트렌치를 매립하도록 유동성 절연막을 형성하는 단계; 및 상기 유동성 절연막에 대해 큐어링(Curing) 공정을 수행하는 단계;를 포함한다.
반도체 기판 내에 트렌치를 형성하는 단계는, 상기 반도체 기판 상에 패드산화막 및 패드질화막으로 이루어진 하드마스크를 형성하는 단계; 상기 하드마스크 상에 트렌치 형성 영역을 노출시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 이용하여 상기 하드마스크를 식각하여 상기 반도체 기판의 트렌치 형성 영역을 노출시키는 단계; 및 상기 하드마스크를 식각마스크로 이용하여 상기 노출된 트렌치 형성 영역을 식각하여 트렌치를 형성하는 단계;를 더 포함한다.
상기 셀 영역의 트렌치 표면 상에 선형질화막 및 선형산화막을 차례로 형성함과 아울러, 상기 주변회로 영역의 트렌치 표면 상에 Hf막을 형성하는 단계는, 상기 셀 영역 및 주변회로 영역의 트렌치 표면에 측벽산화막, 선형질화막 및 선형산화막을 차례로 형성하는 단계; 상기 선형산화막이 형성된 상기 셀 영역 및 주변회로 각 영역의 트렌치를 포함한 반도체 기판 상에 상기 주변회로 영역의 트렌치만을 오픈시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각마스크로 이용하여 주변회로 영역 트렌치 표면의 선형산화막 및 선형질화막을 제거하는 단계; 상기 선형질화막 및 선형산화막이 제거된 주변회로 영역의 트렌치 및 마스크패턴 상에 Hf막을 형성하는 단계; 및 상기 Hf막 및 마스크패턴을 반도체 기판이 노출될 때까지 제거하는 단계;를 포함한다.
상기 마스크패턴은 비정질 카본막으로 형성한다.
상기 Hf막은 양이온층이 표면에 노출되도록 형성한다.
상기 Hf막은 ALD방식으로 형성한다.
상기 유동성 절연막은 SOD(Spin On Dielectric)막 또는 HARP(High Aspect Ratio Process)막으로 형성한다.
상기 유동성 절연막을 형성하는 단계는, 코팅(Coating) 및 베이킹(Baking) 공정을 순차적으로 수행한다.
상기 큐어링 공정은 750∼1000℃의 온도에서 수행한다.
상기 큐어링 공정은 H2 및 O2의 분위기에서 습식으로 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 셀 영역 및 주변회로 영역을 갖는 반도체 기판 상에 SOD 단일막 또는 HARP 단일막을 적용하여 소자분리막 형성시, 상기 주변회로 영역의 트렌치 표면에만 ALD 방식으로 선택적으로 Hf막을 형성한다.
이렇게 하면, 상기 SOD 단일막 또는 HARP 단일막에 대한 H2 및 O2의 분위기에서 어닐링 공정 수행시, 상기 O2와 상기 주변회로 영역의 트렌치 표면에 형성된 Hf막 간이 반응하여 Hafnium Oxide막을 형성함으로써, 그래서, 상기 Hafnium Oxide막에 의해 반도체 기판의 산화를 방지할 수 있다.
따라서, 상기와 같이 반도체 기판의 산화를 방지할 수 있으므로, 스택킹(Stacking) 결함으로 인한 액티브 영역의 슬립(Slip) 및 반도체 기판에의 전위를 방지할 수 있다.
또한, 종래의 문제점을 해결하기 위해 선형질화막을 두껍게 형성해주거나, 어닐링 온도를 감소시키지 않아도 됨에 따라서, 트렌치 갭-필 특성 저하 및 후속의 CMP(Chemical Mechanical Polishing) 공정에서 스크래치(Scratch)가 발생하는 것을 방지할 수 있다.
자세하게, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 셀 영역 및 주변회로 영역을 갖는 반도체 기판(200)의 각 영역 상에 패드산화막(202) 및 패드질화막(204)의 적층막으로 이루어진 하드마스크(206)를 형성한다.
도 2b를 참조하면 상기 하드마스크(206)막 상에 소자분리영역을 노출시키기 위한 감광막패턴(도시안됨)을 형성하고, 상기 감광막패턴을 식각마스크로 상기 하드마스크(206)를 식각하여 상기 반도체 기판(200)의 소자분리영역을 노출시킨다.
그런다음, 상기 감광막패턴을 제거하고, 이어서, 상기 하드마스크(206)를 식각마스크로 상기 노출된 소자분리영역을 식각하여 반도체 기판(200) 상에 트렌치(T)를 형성한다.
도 2c를 참조하면, 상기 셀 영역 및 주변회로 영역의 트렌치(T) 표면 상에 열 산화 공정으로 측벽산화막(208)을 형성하고, 그런다음, 상기 측벽산화막(208)이 형성된 상기 셀 영역 및 주변회로 영역의 트렌치(T) 표면을 포함한 반도체 기판(200) 상에 선형질화막(210) 및 선형산화막(212)을 차례로 형성한다.
그런다음, 상기 선형산화막(212)이 형성된 상기 셀 영역 및 주변회로 영역의 트렌치(T)를 포함한 반도체 기판(200) 상에 상기 주변회로 영역에 형성된 트렌치(T)만을 선택적으로 노출시키는 마스크패턴(214)을 형성한다. 여기서, 상기 마스크패턴(214)은 비정질 카본막으로 형성한다.
이때, 주변회로 영역의 선형질화막(210)에 의한 트랜지스터의 특성 열화를 방지하기 위하여 상기 마스크패턴(214)을 식각마스크로 이용하여 상기 주변회로 영역 트렌치(T) 표면에 형성된 선형질화막(210)은 제거하며, 이때, 상기 선형질화막(210) 상에 형성된 선형산화막(212)은 상기 선형질화막(210) 제거시 같이 제거된다.
이어서, 상기 마스크패턴(214)에 의해 노출된 주변회로 영역의 트렌치(T) 표면을 포함한 반도체 기판(200) 상에 ALD 방식을 이용하여 Hf막(216)을 형성한다. 이때, 바람직하게 상기 Hf막(216)의 형성은 양이온층이 표면에 노출되도록 형성한다.
도 2d를 참조하면, 상기 비정질 카본막으로 이루어진 마스크패턴(214)을 제거하고, 그런다음, 상기 Hf막(216)이 형성된 주변회로 영역의 트렌치(T) 및 셀 영역의 트렌치(T)를 포함한 반도체 기판(200) 상에 상기 각 영역의 트렌치(T)를 매립하도록 SOD막 또는 HARP막과 같은 물질로 이루어진 절연막(218)을 형성한다.
이어서, 상기 절연막(218)에 대해 H2 및 O2의 분위기에서 습식 큐어링 공정을 수행한다. 여기서, 상기 절연막(218)은 코팅(Coating) 및 베이킹(Baking) 공정을 순차적으로 수행하여 형성하며, 750∼1000℃의 온도에서 수행하는 것이 바람직하다.
이때, 상기 큐어링 공정 수행시, 주변회로 영역의 트렌치(T) 표면에 형성된 Hf막(216)은 상기 O2와 반응하여 Hafnium Oxide막을 형성하여, 반도체 기판으로 산소의 침투를 방지하는 베리어막으로서의 역할을 수행함으로써, 그래서, 반도체 기판(200)의 산화를 방지할 수 있다.
도 2e를 참조하면, 상기 절연막(218), 선형산화막(212), 선형질화막(210) 및 측벽산화막(208)을 상기 반도체 기판(200)이 노출될때까지 CMP(Chemical Mechanical Polishing)하여 제거한 다음, 본 발명의 실시예에 따른 반도체 소자의 소자분리막을 형성한다.
전술한 바와 같이 본 발명은, 상기 주변회로 영역의 트렌치 표면에만 선택적으로 Hf막을 형성하여 Hafnium Oxide막을 형성함으로써, 절연막에 대한 어닐링 공정 수행시, 상기 Hafnium Oxide막에 의해 산소가 반도체 기판으로 확산하는 것을 방지할 수 있음으로써, 반도체 기판의 산화를 방지할 수 있다.
따라서, 상기와 같이 반도체 기판의 산화를 방지할 수 있으므로, 스택킹(Stacking) 결함으로 인한 액티브 영역의 슬립(Slip) 및 반도체 기판에의 전위를 방지할 수 있다.
또한, 종래의 반도체 기판의 산화되는 문제점을 해결하기 위해 선형질화막을 두껍게 형성해주거나, 어닐링 온도를 감소시키지 않아도 됨에 따라서, 트렌치 갭-필 특성 저하 및 후속의 CMP(Chemical Mechanical Polishing) 공정에서 스크래치(Scratch)가 발생하는 것을 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, SOD막 또는 HARP막을 적용한 소자분리막 형성시, 주변회로 영역의 트렌치 표면에만 선택적으로 Hf막을 형성하여 Hafnium Oxide막을 형성함으로써, 절연막에 대한 어닐링 공정 수행시, 상기 Hafnium Oxide막에 의해 산소가 반도체 기판으로 확산하는 것을 방지할 수 있으므로, 반도체 기판의 산화를 방지할 수 있다.
따라서, 본 발명은 상기와 같이 반도체 기판의 산화를 방지할 수 있으므로, 스택킹(Stacking) 결함으로 인한 액티브 영역의 슬립(Slip) 및 반도체 기판에의 전위를 방지할 수 있다.
또한, 본 발명은 반도체 기판이 산화되는 것을 방지함으로써, 선형질화막을 두껍게 형성해주거나, 어닐링 온도를 감소시키지 않아도 됨에 따라서, 트렌치 갭-필 특성 저하 및 후속의 CMP(Chemical Mechanical Polishing) 공정에서 스크래치(Scratch)가 발생하는 것을 방지할 수 있다.

Claims (10)

  1. 셀 영역과 주변회로 영역으로 구획된 반도체 기판의 각 영역을 식각하여 트렌치를 형성하는 단계;
    상기 셀 영역의 트렌치 표면 상에 선형질화막 및 선형산화막을 차례로 형성함과 아울러, 상기 주변회로 영역의 트렌치 표면 상에 Hf막을 형성하는 단계;
    상기 셀 영역의 선형산화막 및 상기 주변회로 영역의 Hf막 상에 상기 트렌치를 매립하도록 유동성 절연막을 형성하는 단계; 및
    상기 유동성 절연막에 대해 큐어링(Curing) 공정을 수행하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    반도체 기판 내에 트렌치를 형성하는 단계는,
    상기 반도체 기판 상에 패드산화막 및 패드질화막으로 이루어진 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 트렌치 형성 영역을 노출시키는 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각마스크로 이용하여 상기 하드마스크를 식각하여 상기 반도체 기판의 트렌치 형성 영역을 노출시키는 단계; 및
    상기 하드마스크를 식각마스크로 이용하여 상기 노출된 트렌치 형성 영역을 식각하여 트렌치를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 셀 영역의 트렌치 표면 상에 선형질화막 및 선형산화막을 차례로 형성함과 아울러, 상기 주변회로 영역의 트렌치 표면 상에 Hf막을 형성하는 단계는,
    상기 셀 영역 및 주변회로 영역의 트렌치 표면에 측벽산화막, 선형질화막 및 선형산화막을 차례로 형성하는 단계;
    상기 선형산화막이 형성된 상기 셀 영역 및 주변회로 각 영역의 트렌치를 포함한 반도체 기판 상에 상기 주변회로 영역의 트렌치만을 오픈시키는 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 식각마스크로 이용하여 주변회로 영역 트렌치 표면의 선형산화막 및 선형질화막을 제거하는 단계;
    상기 선형질화막 및 선형산화막이 제거된 주변회로 영역의 트렌치 및 마스크패턴 상에 Hf막을 형성하는 단계; 및
    상기 Hf막 및 마스크패턴을 반도체 기판이 노출될 때까지 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 3 항에 있어서,
    상기 마스크패턴은 비정질 카본막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 Hf막은 양이온층이 표면에 노출되도록 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 Hf막은 ALD방식으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제 1 항에 있어서,
    상기 유동성 절연막은 SOD(Spin On Dielectric)막 또는 HARP(High Aspect Ratio Process)막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  8. 제 1 항에 있어서,
    상기 유동성 절연막을 형성하는 단계는, 코팅(Coating) 및 베이킹(Baking) 공정을 순차적으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 제 1 항에 있어서,
    상기 큐어링 공정은 750∼1000℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  10. 제 1 항에 있어서,
    상기 큐어링 공정은 H2 및 O2의 분위기에서 습식으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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KR100532963B1 (ko) * 2003-12-19 2005-12-01 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100567070B1 (ko) * 2004-12-20 2006-04-04 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

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