KR100891535B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 SOD(Spin-On Dielectric)막을 균일하게 경화시켜 막질을 개선할 수 있는 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치의 하부에 제1절연막을 형성하는 단계; 상기 제1절연막 및 트렌치의 표면 상에 완충막을 형성하는 단계; 상기 완충막 상에 상기 트렌치를 매립하도록 제2절연막을 도포하는 단계; 및 상기 완충막이 산화됨과 아울러 상기 제2절연막이 경화되도록 열처리하는 단계;를 포함한다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR MANUFACTURING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, SOD(Spin-On Dielectric)막을 균일하게 경화시켜 막질을 개선할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반하여 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.
이에, 현재 대부분의 반도체 소자는 버즈-빅의 발생 없이 액티브 영역의 크기를 확보함으로써, 고집적 소자의 구현을 가능하게 해주는 STI(Shallow Trench Isolation) 공정을 이용해서 상기 소자분리막을 형성하고 있다. 상기 STI 공정은 반도체 기판의 소자분리 영역을 식각하여 트렌치를 형성한 후, 상기 트렌치 내에 절연막을 매립하는 방법으로 수행한다.
한편, 반도체 소자의 고집적화가 심화되어 트렌치의 종횡비가 증가함에 따라 상기 트렌치를 갭-필(Gap-Fill) 특성이 우수한 SOD(Spin-On Dielectric) 방식을 이용한 절연막(이하, SOD막)으로 매립하는 방법이 제안되었다. 하지만, 상기 SOD막은 유동성 절연막이므로 막의 경화를 위한 후속 열처리를 필요로 하며, 상기 열처리시 SOD막의 부피가 수축하게 된다.
이하에서는, 상기 SOD 방식을 통해 절연막을 매립하는 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 간략하게 설명하도록 한다.
먼저, 활성 영역과 소자분리 영역을 갖는 반도체 기판 상에 패드 산화막과 패드 질화막을 차례로 형성한 후, 상기 소자분리 영역이 노출되도록 패드 질화막을 패터닝한다. 그런 다음, 상기 패터닝된 패드 질화막을 하드마스크로 이용해서 그 아래의 패드 산화막과 반도체 기판 부분을 식각하여 상기 소자분리 영역에 트렌치를 형성한다.
이어서, 상기 트렌치를 포함한 반도체 기판의 표면 상에 측벽 산화막과 선형 질화막과 선형 산화막을 차례로 증착한 후, 상기 선형 산화막 상에 트렌치를 매립하도록 SOD막을 형성한다. 그리고 나서, 상기 SOD막을 열처리하여 경화시킨다. 계속해서, 패드 질화막이 노출될 때까지 상기 SOD막을 CMP(Chemical Mechanical Polishing)하고, 패드 질화막 및 패드 산화막을 차례로 제거하여 소자분리막의 형성을 완성한다.
그러나, 전술한 종래 기술의 경우에는 반도체 기판의 각 영역에서 서로 다른 폭을 갖도록 형성된 트렌치 내의 SOD막 경화가 균일하게 이루어지지 않는다. 구체적으로, 비교적 넓은 폭을 갖도록 형성된 트렌치, 예컨데, 셀 영역의 비트 라인 콘 택 영역이나 페리 영역에 형성된 트렌치 내의 SOD막은 상대적으로 좁은 폭을 갖도록 트렌치 내의 SOD막에 비해 경화가 제대로 이루어지지 않는다.
이처럼 경화가 제대로 이루어지지 않은 SOD막은 경화된 SOD막에 비해 막의 치밀성이 저하되어 습식 식각시 쉽게 손상되며, 그 결과, 이러한 반도체 기판의 각 영역 간의 습식 식각률 차이로 인해 후속 공정시 브리지(Bridge)가 유발된다.
한편, SOD막의 경화를 보다 효율적으로 진행하기 위해 트렌치 내에 SOD막을 형성하기 전에 선형 실리콘막을 형성하는 방법이 제안된 바 있다. 이렇게 하면, SOD막의 열처리시 상기 선형 실리콘막이 산화되어 부피가 증가하므로 SOD막의 부피 감소를 어느 정도 상쇄할 수 있으며, 이에 따라, 상기 SOD막이 경화될 수 있는 열처리 시간을 어느 정도 증가한다.
하지만, 이러한 경우에는 상기 선형 실리콘막이 폭이 좁은 트렌치를 기준으로 형성되기 때문에, 폭이 좁은 트렌치 내의 SOD막을 경화시킬 수 있을 뿐, 비교적 폭이 넓은 트렌치에 형성된 SOD막의 부피 감소를 상쇄시켜 균일하게 경화시킬 수 있을 만큼 충분한 두께의 선형 실리콘막을 형성할 수 없다.
이 때문에, 반도체 기판 셀 영역의 비트 라인 콘택 영역이나 페리 영역과 같이 폭이 넓은 트렌치에서는 상기 SOD막의 부피가 충분히 상쇄되지 못해 SOD막의 경화가 제대로 이루어지지 않으며, 균일한 막질의 SOD막을 얻을 수 없다. 따라서, 반도체 기판의 각 영역에서 경화된 SOD막 부분과 경화되지 않은 SOD막 부분의 습식 식각률 차이는 여전히 존재하며, 이로 인한 문제점들도 제대로 해결할 수 없다.
본 발명은 SOD(Spin-On Dielectric)막을 균일하게 경화시켜 막질을 개선할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치의 하부에 제1절연막을 형성하는 단계; 상기 제1절연막 및 트렌치의 표면 상에 완충막을 형성하는 단계; 상기 완충막 상에 상기 트렌치를 매립하도록 제2절연막을 도포하는 단계; 및 상기 완충막이 산화됨과 아울러 상기 제2절연막이 경화되도록 열처리하는 단계;를 포함한다.
여기서, 상기 트렌치를 형성하는 단계 후, 그리고, 상기 제1절연막을 형성하는 단계 전, 상기 트렌치의 표면에 측벽 산화막을 형성하는 단계; 및 상기 측벽 산화막을 포함한 반도체 기판의 표면에 선형 질화막을 형성하는 단계;를 더 포함한다.
상기 트렌치의 하부에 제1절연막을 형성하는 단계는, 상기 트렌치를 매립하도록 제1절연막을 형성하는 단계; 및 상기 제1절연막이 상기 트렌치의 하부에만 잔류되도록 상기 제1절연막을 식각하는 단계;를 포함한다.
상기 제1절연막은 SOD(Spin-On Dielectric)막이다.
상기 제1절연막을 식각하는 단계는, 200∼1000Å 두께의 제1절연막이 제거되도록 수행한다.
상기 제1절연막을 형성하는 단계 후, 그리고, 상기 완충막을 형성하는 단계 전, 상기 제1절연막이 경화되도록 열처리하는 단계;를 더 포함한다.
상기 열처리는 N2와 O2 분위기, 또는, H2O 분위기에서 수행한다.
상기 완충막은 선형 실리콘막으로 형성한다.
상기 완충막은 20∼100Å의 두께로 형성한다.
상기 완충막을 형성하는 단계 후, 그리고, 상기 제2절연막을 도포하는 단계 전, 상기 완충막 상에 선형 산화막을 형성하는 단계;를 더 포함한다.
상기 완충막을 형성하는 단계 후, 그리고, 상기 제2절연막을 도포하는 단계 전, 상기 완충막의 표면을 O2 플라즈마 처리하는 단계;를 더 포함한다.
상기 완충막을 형성하는 단계 후, 그리고, 상기 제2절연막을 도포하는 단계 전, 상기 완충막의 표면을 습식 케미컬 처리하는 단계;를 더 포함한다.
상기 제2절연막은 SOD막이다.
상기 열처리는 N2와 O2 분위기, 또는, H2O 분위기에서 수행한다.
상기 열처리는 상기 제1절연막이 함께 경화되도록 수행한다.
상기 열처리하는 단계 후, 상기 경화된 제2절연막 및 산화된 완충막을 상기 트렌치 내에만 잔류되도록 제거하는 단계;를 더 포함한다.
이상에서와 같이, 본 발명은 트렌치의 하부를 매립하도록 형성된 제1SOD막과 트렌치의 표면 상에 선형 실리콘막과 제2SOD막을 차례로 형성한 후에 이를 열처리 함으로써, 상기 선형 실리콘막이 산화되어 상기 제1 및 제2SOD막을 전체적으로 균일하게 경화시킬 수 있다.
또한, 본 발명은 폭이 좁거나 넓은 트렌치 내의 SOD막을 균일하게 경화시킴으로써 막질을 효과적으로 개선할 수 있으며, 이에 따라, 반도체 기판에 형성된 소자분리막의 신뢰성을 개선하여 소자 특성을 향상시킬 수 있다.
본 발명은 트렌치의 하부를 매립하도록 제1SOD(Spin-On Dielectric)막을 형성한 후에, 상기 제1SOD막과 트렌치의 표면에 선형 실리콘막을 형성한다. 그리고 나서, 상기 선형 실리콘막 상에 다시 제2SOD막을 형성한 다음, 제1 및 제2SOD막이 경화되도록 열처리한다.
이렇게 하면, 상기 열처리시 선형 실리콘막이 산화되어 부피가 팽창되므로 열처리시 유발되는 제1 및 제2SOD막의 부피 감소를 상쇄시킬 수 있으며, 이를 통해, 상기 제1 및 제2SOD막이 제대로 경화될 충분한 시간을 확보할 수 있다. 따라서, 본 발명은 폭이 좁거나 넓은 트렌치 모두에서 제1 및 제2SOD막을 균일하게 경화시켜 막질을 효과적으로 개선할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 활성 영역 및 소자분리 영역을 갖는 반도체 기판(100) 상 에 패드 산화막(102)과 패드 질화막(104)의 적층막 구조로 이루어진 하드마스크(106)를 형성한 후, 상기 패드 질화막(104) 상에 소자분리막용 트렌치를 형성하기 위한 마스크 패턴(도시안됨)을 형성한다.
그런 다음, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 패드 질화막(104)을 패터닝하고, 그리고 나서, 상기 마스크 패턴을 제거한 후, 상기 패터닝된 패드 질화막(104)을 식각 마스크로 이용해서 그 아래의 패드 산화막(102)과 반도체 기판(100)의 소자분리 영역을 식각하여 다수의 트렌치(T1, T2)를 형성한다.
여기서, 상기 트렌치(T1, T2)는 반도체 기판(100)에서 서로 다른 폭을 갖도록 형성되는데, 상대적으로 좁은 폭을 갖는 트렌치를 제1트렌치(T1)라 하고 비교적 넓은 폭을 갖는 트렌치를 제2트렌치(T2)라 한다. 예컨대, 셀 영역보다 페리 영역에서, 그리고, 셀 영역 중에서도 스토리지 노드 콘택 영역보다 비트 라인 콘택 영역에서 비교적 넓은 폭을 갖는 제2트렌치(T2)가 형성된다.
도 1b를 참조하면, 상기 제1 및 제2트렌치(T1, T2)의 표면에, 예컨대, 열산화 공정을 통해 측벽 산화막(108)을 형성한다. 그런 다음, 상기 측벽 산화막(108)을 포함한 하드마스크(106) 상에 선형 질화막(110)을 형성한다.
도 1c를 참조하면, 상기 선형 질화막(110) 상에 상기 제1 및 제2트렌치(T1, T2)를 매립하도록 제1SOD막(112)을 형성한다. 상기 제1SOD막(112)은, 예컨대, 과수소화 실라잔 중합체(Perhydropolysilazane : PSZ)를 코팅하는 방식을 통해 형성하며, 상기 과수소화 실라잔 중합체는 폴리실리카젠 용질을 포함한 용액이다.
그리고 나서, 상기 제1SOD막(112)이 상기 제1 및 제2트렌치(T1, T2)의 하부 에만 잔류되도록 상기 제1SOD막(112)을 식각한다. 상기 제1SOD막(112)의 식각은 제1 및 제2트렌치(T1, T2)의 상부에서 200∼1000Å 정도 두께의 제1SOD막(112) 부분이 제거되도록 수행함이 바람직하다.
한편, 상기 제1SOD막(112)을 형성한 후에 이를 소정 두께 식각하는 방법 대신에, 상기 제1 및 제2트렌치(T1, T2)의 하부에만 제1SOD막(112)을 형성하는 것도 가능하다. 계속해서, 상기 제1SOD막(112)이 경화되도록 열처리할 수도 있으며, 이때, 상기 열처리는 N2와 O2 분위기, 또는, H2O 분위기에서 퍼니스(Furnace) 방식, 또는, 플라즈마 처리 등의 여러 가지 방식으로 수행해도 무방하다.
도 1d를 참조하면, 상기 리세스된 제1SOD막(112)과 제1 및 제2트렌치(T1, T2)의 표면을 포함한 하드마스크(106) 상에 선형 실리콘막(114)을 형성한다. 상기 선형 실리콘막(114)은 후속으로 증착되는 제2SOD막의 경화를 위한 열처리시 상기 제2SOD막의 부피 감소를 상쇄시키는 완충막 역할을 하며, 예컨데, 20∼100Å 정도의 두께로 형성한다.
이어서, 상기 선형 실리콘막(114) 상에 선형 산화막(도시안됨)을 형성할 수도 있다. 이때, 상기 선형 산화막은 상기 선형 실리콘막(114)의 계면 특성을 개선하는 역할을 하며, 상기 선형 산화막을 형성하는 대신 상기 선형 실리콘막(114)의 표면을 O2 플라즈마 처리하거나, 또는, 습식 케미컬 처리하여 산화시키는 것도 가능하다.
도 1e를 참조하면, 상기 선형 실리콘막(114) 상에 상기 제1 및 제2트렌 치(T1, T2)를 매립하도록 제2SOD막(116)을 도포한다. 상기 제2SOD막(116)은 상기 제1SOD막(112)과 유사한 방식으로 도포함이 바람직하다.
도 1f를 참조하면, 상기 선형 실리콘막(114)이 산화(114→114a)됨과 아울러 상기 제2SOD막(116)이 경화(116→116a)되도록 열처리한다. 상기 열처리는 N2와 O2 분위기, 또는, H2O 분위기에서 퍼니스 방식, 또는, 플라즈마 처리 등의 여러 가지 방식으로 수행해도 무방하다. 또한, 상기 열처리는 상기 제1SOD막(112)이 함께 경화(112→112a)되도록 수행함이 바람직하다.
이때, 상기 열처리를 통해 상기 과수소화 실라잔 중합체 내의 용매가 휘발되고 과수소화 실라잔 중합체가 SiO2막으로 산화되며 제1 및 SOD막(112a, 116a)의 막질이 치밀해져 경화된다. 또한, 상기 열처리시 선형 실리콘막(114)이 산화되면서 부피가 팽창하므로 제1 및 제2SOD(112a, 116a)막의 경화시 유발되는 부피 감소를 상쇄할 수 있으며, 이를 통해, 상기 제1 및 제2SOD막(112a, 116a)이 제대로 경화될 수 있는 충분한 시간을 확보할 수 있다.
따라서, 본 발명은 상기 열처리를 통해 상기 제1 및 제2트렌치(T1, T2) 내에 형성된 제1 및 제2SOD막(112a, 116a)을 치밀화시켜 전체적으로 경화된 균일한 막질을 얻을 수 있다. 다시 말해, 본 발명은 상기 열처리시 선형 실리콘막(114a)이 산화되어 부피가 팽창하므로 제1 및 제2SOD막(112a, 116a)의 부피 수축을 상쇄시킬 수 있으며, 이를 통해, 효과적으로 균일한 막질을 얻을 수 있다.
도 1g를 참조하면, 상기 열처리된 제2SOD막(116a)을 상기 하드마스크가 노출 될 때까지 평탄화, 예컨데, CMP(Chemical Mechanical Polishing), 또는, 에치백(Etch Back)한다. 그리고 나서, 상기 하드마스크를 제거하여 반도체 기판(100)의 활성 영역을 정의하는 소자분리막(118)을 형성한다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 패드 산화막
104 : 패드 질화막 106 : 하드마스크
108 : 측벽 산화막 110 : 선형 질화막
112, 112a : 제1SOD막 114, 114a : 선형 실리콘막
116, 116a : 제2SOD막 118 : 소자분리막

Claims (14)

  1. 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치의 하부에 제1절연막을 형성하는 단계;
    상기 제1절연막 및 트렌치의 표면 상에 선형 실리콘막으로 완충막을 형성하는 단계;
    상기 완충막 상에 상기 트렌치를 매립하도록 제2절연막을 도포하는 단계; 및
    상기 완충막이 산화됨과 아울러 상기 제2절연막이 경화되도록 열처리하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계 후, 그리고, 상기 제1절연막을 형성하는 단계 전,
    상기 트렌치의 표면에 측벽 산화막을 형성하는 단계; 및
    상기 측벽 산화막을 포함한 반도체 기판의 표면에 선형 질화막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 트렌치의 하부에 제1절연막을 형성하는 단계는,
    상기 트렌치를 매립하도록 제1절연막을 형성하는 단계; 및
    상기 제1절연막이 상기 트렌치의 하부에만 잔류되도록 상기 제1절연막을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 3 항에 있어서,
    상기 제1절연막은 SOD(Spin-On Dielectric)막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 제1절연막을 형성하는 단계 후, 그리고, 상기 완충막을 형성하는 단계 전,
    상기 제1절연막이 경화되도록 열처리하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 5 항에 있어서,
    상기 열처리는 N2와 O2 분위기, 또는, H2O 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 완충막을 형성하는 단계 후, 그리고, 상기 제2절연막을 도포하는 단계 전,
    상기 완충막 상에 선형 산화막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 제 1 항에 있어서,
    상기 완충막을 형성하는 단계 후, 그리고, 상기 제2절연막을 도포하는 단계 전,
    상기 완충막의 표면을 O2 플라즈마 처리하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  10. 제 1 항에 있어서,
    상기 완충막을 형성하는 단계 후, 그리고, 상기 제2절연막을 도포하는 단계 전,
    상기 완충막의 표면을 습식 케미컬 처리하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  11. 제 1 항에 있어서,
    상기 제2절연막은 SOD막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  12. 제 1 항에 있어서,
    상기 열처리는 N2와 O2 분위기, 또는, H2O 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  13. 제 1 항에 있어서,
    상기 열처리는 상기 제1절연막이 함께 경화되도록 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  14. 제 1 항에 있어서,
    상기 열처리하는 단계 후,
    상기 경화된 제2절연막 및 산화된 완충막을 상기 트렌치 내에만 잔류되도록 제거하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
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JPH07201997A (ja) * 1993-12-06 1995-08-04 Sgs Thomson Microelectron Inc 集積回路及びその製造方法
KR20040033363A (ko) * 2002-10-14 2004-04-28 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR20050002511A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR20060073121A (ko) * 2004-12-24 2006-06-28 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201997A (ja) * 1993-12-06 1995-08-04 Sgs Thomson Microelectron Inc 集積回路及びその製造方法
KR20040033363A (ko) * 2002-10-14 2004-04-28 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR20050002511A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR20060073121A (ko) * 2004-12-24 2006-06-28 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조 방법

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