KR20080062564A - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 반도체기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 부분적으로 매립하도록 상기 트렌치 내에 제1SOD막을 형성하는 단계와, 상기 제1SOD막이 형성된 기판 결과물에 대해 제1어닐링(annealing)을 수행하는 단계와, 상기 제1어닐링이 수행된 제1SOD막 상에 상기 트렌치를 완전히 매립하도록 제2SOD막을 형성하는 단계와, 상기 제2SOD막이 형성된 기판 결과물에 대해 제2어닐링을 수행하는 단계를 특징으로 한다.
Description
도 1 내지 도 3은 종래기술에 따른 반도체 소자의 소자분리막의 형성방법의 문제점을 나타낸 사진.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
400 : 반도체기판 402 : 패드산화막
404 : 패드질화막 406 : 하드마스크막
408 : 제1SOD막 410 : 제2SOD막
T : 트렌치
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 자세하게는, SOD(spin on dielectric)의 막질을 증가시켜 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 사이즈의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에 새부리 형상의 버즈-빅(bird's-beak)을 갖기 때문에 소자 형성 영역의 면적을 줄이게 되는 단점이 있다.
따라서, 상기 로코스 공정을 대신해서 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법이 제안되었고, 상기 STI 공정에 따른 소자분리막은 작은 폭을 가지면서 우수한 소자분리 특성을 갖는 바, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
한편, 기판의 활성 영역을 정의하는 소자분리막의 형성시 상기 소자분리막을 형성하기 위한 트렌치를 매립하는 방법으로 HDP(high density plasma) 산화막을 이용하여 DED(deposition-dep-deposition) 또는 DEDED(deposition-dep-deposition-dep-deposition) 방법을 주로 사용해 왔다. 그러나, 반도체 소자의 집적도가 증가함에 따라 디자인 룰은 감소하여 액티브 영역의 크기는 점점 감소되고 있으며, 또한 소자의 전기적 특성을 위하여 트렌치의 깊이가 점점 깊어짐에 따라 종횡비가 증가하면서 트렌치 갭-필(gap-fill) 문제가 발생하게 되었다.
따라서, 상기 언급한 트렌치의 갭-필 문제를 해결하기 위해, HARP(High aspect ratio process)나 PDL(Pulsed seposition layer)의 방식을 사용하여 트렌치의 매립이 이루어지고 있는데, 상기와 같은 HARP나 PDL 방식은 등각형의 증착방식이라는 한계가 있으므로 트렌치의 매립 모양이 일정한 경사를 가지고 있어야 한다는 단점이 생기게 된다.
이에 현재는, 트렌치의 하단부를 매립특성이 우수한 SOD(Spin-On Dielectric)막으로 증착한 다음, 상기 SOD막 상에 상기 트렌치를 완전 매립하도록 HDP(High Density Plasma)막을 증착하여 상기 SOD막과 HDP막의 적층막으로 이루어진 소자분리막을 형성하는 방법이 제안된 바 있으며, 상기 소자분리막을 SOD막과 HDP막의 적층막 구조로 형성하면, 종횡비(aspect ratio)가 큰 트렌치의 하단부를 매립특성이 우수한 SOD막으로 형성함으로써 보이드의 발생 없이 막을 매립할 수 있으며, 후속 공정시 노출되는 트렌치의 상단부를 식각속도가 비교적 느린 HDP막으로 형성함으로써 후속으로 수행되는 세정 공정시 유발되는 소자분리막의 신뢰성 열화를 방지할 수 있는 장점이 있다.
그러나, 향후 50nm 이하의 반도체 소자에서는 상기와 같은 SOD막 및 HDP막의 적층구조 또는 HDP단일막의 적용이 불가능할 것으로 예상되어, SOD 단일막의 단일 공정으로 소자분리막을 형성하는 방법이 제안되고 있다.
한편, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 SOD 단일막으로 단일 공정으로 소자분리막을 형성하는 방법은, SOD막 증착후 막질의 치밀화를 위하여 800℃ 이상의 온도에서 H2O 또는 O2의 분위기로 30분동안 어닐링 공정을 진행하게 되는데, 상기 어닐링 공정 진행시 상기와 같은 높은 어닐링 공정 온도 및 긴 어 닐링 시간으로 인한 스트레스로 인해 SOD막의 수축이 발생하여 도 1에 도시된 바와 같이 그에 따른 액티브의 휨(warpage) 현상 및 액티브 슬립(slip) 현상이 발생하게 된다.
따라서, 상기와 같은 액티브의 휨 현상 및 액티브 슬립 현상으로 인해 낮아진 액티브의 높이로 인하여 CMP 공정 진행에서 선형질화막의 리세스가 불충하게 되어, 도 2에 도시된 바와 같이 후속의 패드질화막이 완전히 제거하지 못하게 된다.
또한, 상기와 같은 문제점을 해결하고자, CMP 공정 수행시 과도한 CMP 공정을 수행하여 패드질화막을 리세스 하게 되면, 패턴의 밀도가 낮은 주변 영역의 트렌치 내에 완전히 매립되도록 형성되지 않은 상기 SOD막으로 인해 상기 주변 영역의 액티브 어택(attack)을 유발할 수 있다.
한편, 상기 SOD막을 5000Å 이상의 두께와 같이 상대적으로 두꺼운 SOD막을 증착하고 주지한 바와 같은 1회의 어닐링 공정만을 수행하면 그에 따른 치밀화가 제대로 이루어지지 않아 리세스 게이트 형성을 위한 기판 식각 공정에서 도 3에 도시된 바와 같이 SOD막의 좌우 방향보다 아래 방향으로 식각이 빠르게 진행됨에 따른 균일한 식각 공정이 어려움이 생겨 식각 마진 부족 현상이 발생하게 된다.
따라서, 본 발명은 액티브의 휨(warpage) 현상 및 액티브 슬립(slip) 현상을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
또한, 본 발명은 SOD막질을 향상시켜 균일한 식각 공정을 수행할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 소자분리막 형성방법은, 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 부분적으로 매립하도록 상기 트렌치 내에 제1SOD막을 형성하는 단계; 상기 제1SOD막이 형성된 기판 결과물에 대해 제1어닐링(annealing)을 수행하는 단계; 상기 제1어닐링이 수행된 제1SOD막 상에 상기 트렌치를 완전히 매립하도록 제2SOD막을 형성하는 단계; 및 상기 제2SOD막이 형성된 기판 결과물에 대해 제2어닐링을 수행하는 단계;를 특징으로 한다.
상기 트렌치를 형성하는 단계 후, 상기 제1SOD막을 형성하는 단계 전, 상기 트렌치 표면 내에 측벽산화막을 형성하는 단계; 및 상기 측벽산화막이 형성된 트렌치를 포함한 기판 전면 상에 선형질화막 및 선형산화막을 차례로 형성하는 단계;를 더 포함한다.
상기 제1 및 제2SOD막은, PSZ(poly silazene) 물질인 것을 특징으로 한다.
상기 제1 및 제2SOD막은, 1000∼5000Å의 두께로 형성한다.
상기 제1 및 제2SOD막 형성 공정은, 코팅(Coating), 베이킹(Baking) 및 큐어링(Curing)의 3단계의 공정으로 수행하여 형성한다.
상기 코팅공정은, 500∼200rpm의 스핀속도로 0.5∼2초의 시간 동안 각 3회에 걸쳐 수행한다.
상기 제1 및 제2어닐링(annealing)공정은, 600∼1000℃의 온도에서 H2O, O2 및 N2 중에서 어느 하나의 분위기로 30∼60분의 시간 동안 수행한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 셀 영역 및 주변영역으로 구획되고 액티브 영역 및 소자분리영역을 갖는 반도체기판의 각 영역 소자분리영역 트렌치 내에 제1SOD막을 형성하고, 상기 제1SOD막이 형성된 기판 결과물에 대해 제1어닐링(annealing)을 수행한 다음, 다시 상기 제1SOD막 상에 제2SOD막을 형성한 후 다시 제2어닐링을 수행하여 소자분리막을 형성한다.
이렇게 하면, SOD 단일막 및 상기 SOD 단일막에 대해 높은 온도와 긴 시간 조건을 갖는 1회의 SOD막 형성 공정 및 어닐링(annealing)만으로 형성하는 종래의 반도체 소자의 소자분리막 형성방법과 달리, 상기 SOD막 형성 및 상기 SOD막에 대한 어닐링을 종래의 그것에 비해 상대적으로 낮은 온도와 짧은 시간의 조건으로 2번에 나누어 진행함으로써, 상기와 같은 높은 어닐링 온도 및 긴 어닐링 시간으로 인해 유발되는 과도한 압축 응력 스트레스에 따른 액티브의 휨(warpage) 및 액티브 슬립(slip) 현상을 방지할 수 있다.
따라서, 상기와 같이 액티브 휨 및 슬립 현상을 방지함으로써, 과도한 CMP 공정 없이도 패드질화막을 소망하는 만큼만 리세스 시킬 수 있어 그에 따른 주변 영역 상에서의 액티브 어택(attack) 현상을 방지할 수 있다.
게다가, 2회의 SOD막 형성 공정으로 종래의 그것 보다, SOD막질이 보다 치밀해져, 후속의 리세스 게이트 형성시의 상기 SOD막의 균일한 식각이 가능하게 되어, 그에 따른 식각 공정 마진을 확보할 수 있다.
자세하게, 도 4a 내지 4e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 셀 영역 및 주변영역으로 구획되고 액티브 영역 및 소자분리영역을 갖는 반도체기판(400)의 각 영역 상에 상기 소자분리영역을 노출시키는 하드마스크막(406)을 형성한다. 여기서, 상기 하드마스크막(406)은 패드산화막(402) 및 패드질화막(404)의 적층구조로 형성하도록 한다.
도 4b를 참조하면, 상기 하드마스크막(406)을 마스크패턴으로 이용하여 상기 반도체기판(400) 상에 소자분리영역을 노출시킨다음, 상기 반도체기판(400) 상에 노출된 소자분리영역을 식각하여 각 셀 영역 및 주변영역 상에 트렌치(T)를 형성한다.
도 4c를 참조하면, 상기 트렌치(T)를 포함한 반도체기판(400) 표면 상에 열 산화 공정을 거쳐 측벽산화막(도시안됨)을 형성한다. 그런 다음, 상기 선형산화막이 형성된 트렌치(T)를 포함하는 반도체기판(400) 전면 상에 선형질화막(도시안됨) 및 선형산화막(도시안됨)을 형성한다. 그리고, 상기 선형산화막, 선형질화막 및 측벽산화막이 형성된 트렌치(T)를 포함한 반도체기판(400) 전면 상에 상기 트렌치(T)를 매립하도록 제1SOD막(408)을 형성한다.
이때, 상기 제1SOD막(408)은, 코팅(Coating), 베이킹(Baking) 및 큐어링(Curing)의 3단계로 1000∼5000Å의 두께를 갖는 PSZ(poly silazene) 물질로 형성하도록 한다.
또한, 상기 코팅은, 500∼200rpm의 스핀속도로 0.5∼2초의 시간 동안 각 3회 에 걸쳐 수행하도록 한다.
이어서, 상기 트렌치(T) 및 반도체기판(400) 상에 형성된 제1SOD막(408)에 대해 상기 제1SOD막(408)질의 치밀화를 위해서 제1어닐링(annealing)을 수행한다.
여기서, 상기 제1어닐링은, 600∼1000℃의 온도에서 H2O, O2 및 N2 중에서 어느 하나의 분위기로 30∼60분의 시간 동안 수행하도록 한다.
그리고 나서, 상기 어닐링이 수행된 제1SOD막(408)에 대해 상기 하드마스크막(406)이 노출될때까지 CMP 공정을 수행하여 평탄화한다.
도 4d를 참조하면, 상기 CMP 공정이 수행된 제1SOD막(408)을 포함한 상기 반도체기판(400) 전면 상에 제2SOD막(410)을 형성한다.
이때, 상기 제2SOD막(410)은 상기 제1SOD막(408)과 마찬가지로, 코팅(Coating), 베이킹(Baking) 및 큐어링(Curing)의 3단계로 1000∼5000Å의 두께를 갖는 PSZ(poly silazene) 물질로 형성하도록 한다.
또한, 상기 코팅은 500∼200rpm의 스핀속도로 0.5∼2초의 시간 동안 각 3회에 걸쳐 수행하도록 한다.
이어서, 상기 제1SOD막(408)이 형성된 트렌치(T) 및 반도체기판(400) 상에 형성된 제2SOD막(410)에 대해 상기 제2SOD막(410)질의 치밀화를 위해서 제2어닐링(annealing)을 수행한다.
여기서, 상기 제2어닐링은, 상기 제1SOD막(408)에 대한 제1어닐링과 마찬가지로 600∼1000℃의 온도에서 H2O, O2 및 N2 중에서 어느 하나의 분위기로 30∼60분의 시간 동안 수행하도록 한다.
도 4e를 참조하면, 상기 제2SOD막(410)을 상기 하드마스크막(406)이 노출될때까지 CMP 공정을 수행하여 평탄화시킨다음, 상기 하드마스크막(406)을 제거하여 본 발명의 실시예에 따른 소자분리막을 형성한다.
이 경우, 본 발명은 SOD 단일막 및 상기 SOD 단일막에 대해 높은 온도와 긴 시간 조건을 갖는 1회의 SOD막 형성 및 어닐링만으로 형성하는 종래의 반도체 소자의 소자분리막 형성방법과 달리, 상기 SOD막 형성 및 상기 SOD막에 대한 어닐링을 종래의 그것에 비해 상대적으로 낮은 온도와 짧은 시간의 조건으로 2번에 나누어 진행함으로써, 종래와 같은 높은 어닐링 온도 및 긴 어닐링 시간으로 인해 유발되는 과도한 압축 응력 스트레스에 따른 액티브의 휨(warpage) 및 액티브 슬립(slip) 현상을 방지할 수 있다.
따라서, 상기와 같이 액티브 휨 및 슬립 현상을 방지함으로써, 과도한 CMP 공정 없이 패드질화막을 소망하는 만큼 식각할 수 있어, 그에 따른 주변 영역 상에서의 액티브 어택(attack) 현상을 방지할 수 있다.
게다가, 2회의 SOD막 형성 공정으로 종래의 그것보다, SOD막질이 보다 치밀해져, 후속의 리세스 게이트 형성시의 상기 SOD막의 균일한 식각이 가능하게 되어, 그에 따른 식각 공정 마진을 확보할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, SOD막 형성 및 상기 SOD막에 대한 어닐링을 종래의 그것에 비해 상대적으로 낮은 어닐링 온도와 짧은 어닐링 시간의 조건으로 2번에 나누어 진행함으로써, 종래에서의 높은 어닐링 온도 및 긴 어닐링 시간으로 인해 유발되는 과도한 압축 응력 스트레스에 따른 액티브의 휨(warpage) 및 액티브 슬립(slip) 현상을 방지할 수 있다.
따라서, 본 발명은 상기와 같이 액티브 휨 및 슬립 현상을 방지함으로써, 과도한 CMP 공정에 따른 주변 영역 상에서의 액티브 어택(attack) 현상을 방지할 수 있다.
게다가, 본 발명은 2회의 SOD막 형성 공정으로 SOD막질이 보다 치밀해져, 후속의 리세스 게이트 형성시의 상기 SOD막의 균일한 식각이 가능하게 되어, 그에 따른 식각 공정 마진을 확보할 수 있다.
Claims (7)
- 반도체기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 부분적으로 매립하도록 상기 트렌치 내에 제1SOD막을 형성하는 단계;상기 제1SOD막이 형성된 기판 결과물에 대해 제1어닐링(annealing)을 수행하는 단계;상기 제1어닐링이 수행된 제1SOD막 상에 상기 트렌치를 완전히 매립하도록 제2SOD막을 형성하는 단계; 및상기 제2SOD막이 형성된 기판 결과물에 대해 제2어닐링을 수행하는 단계;를 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 트렌치를 형성하는 단계 후, 상기 제1SOD막을 형성하는 단계 전,상기 트렌치 표면 내에 측벽산화막을 형성하는 단계; 및상기 측벽산화막이 형성된 트렌치를 포함한 기판 전면 상에 선형질화막 및 선형산화막을 차례로 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제1 및 제2SOD막은, PSZ(poly silazene) 물질인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제1 및 제2SOD막은, 1000∼5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제1 및 제2SOD막 형성 공정은, 코팅(Coating), 베이킹(Baking) 및 큐어링(Curing)의 3단계의 공정으로 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 5 항에 있어서,상기 코팅공정은, 500∼200rpm의 스핀속도로 0.5∼2초의 시간 동안 각 3회에 걸쳐 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제1 및 제2어닐링(annealing)공정은, 600∼1000℃의 온도에서 H2O, O2 및 N2 중에서 어느 하나의 분위기로 30∼60분의 시간 동안 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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| KR20080062564A true KR20080062564A (ko) | 2008-07-03 |
Family
ID=39814686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060138505A KR20080062564A (ko) | 2006-12-29 | 2006-12-29 | 반도체 소자의 소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080062564A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120013614A (ko) * | 2010-08-05 | 2012-02-15 | 삼성전자주식회사 | 다양한 소자 분리 영역들을 갖는 반도체 소자의 제조 방법 |
-
2006
- 2006-12-29 KR KR1020060138505A patent/KR20080062564A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120013614A (ko) * | 2010-08-05 | 2012-02-15 | 삼성전자주식회사 | 다양한 소자 분리 영역들을 갖는 반도체 소자의 제조 방법 |
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