KR20080088984A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

반도체 소자의 소자분리막 형성방법은, 활성영역 및 소자분리영역을 갖는 반도체 기판 상에 상기 소자분리 형성 영역을 노출시키는 하드마스크막을 형성하는 단계; 상기 하드마스크막을 식각마스크로 이용해서 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 매립되도록 상기 반도체 기판 상에 SOD막을 형성하는 단계; 상기 SOD막을 큐어링하는 단계; 상기 하드마스크막이 노출되도록 SOD막을 CMP하는 단계; 상기 SOD막을 700 ∼ 900℃의 온도로 고온 어닐링하는 단계; 상기 하드마스크막을 제거하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 소자 분리막 형성 방법{Method for forming of isolation layer of semiconductor device}
도 1a 내지 도 1c는 본 발명의 실시예에 따른 소자분리막 형성공정을 설명하기 위하여 도시한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 106 : 측벽 산화막
108 : 선형질화막 110 : 선형산화막
112 : SOD막
T : 트렌치
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 보다 상세하게는, 반도체 소자의 소자분리막으로 사용되는 SOD막의 응력을 조절하여 반도체 소자의 파괴 현상 및 그로 인한 소자 특성과 수율 손실을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있다.
이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
한편, 현재 소자분리막 형성공정은 누설 전류의 발생이 큰 종래 로커스(LOCUS) 공정을 대신하여 적은 소자분리 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정으로 소자분리막을 형성하고 있다.
이러한 STI 공정을 적용한 소자분리막의 형성방법은, 먼저, 활성영역과 소자분리영역을 구분하기 위하여 반도체 기판 상에 패드산화막과 패드질화막 및 소자분리 영역을 한정하는 감광막 패턴을 형성한다. 그 다음, 상기 감광막 패턴을 식각 마스크로 이용해서 패드질화막을 식각한 후, 식각된 패드질화막을 식각마스크로 이용해서 패드산화막 및 반도체 기판을 식각하여 트렌치를 형성한다.
이어서, 상기 트렌치 표면에 측벽 산화막을 형성하고, 상기 측벽 산화막 상에 선형질화막 및 선형산화막을 형성한 후, 상기 트랜치가 매립되도록 HDP(High Density Plasma)를 이용한 소자분리막용 산화막을 증착한다. 그리고 나서, 소자분리용 산화막을 CMP한 후, 상기 패드질화막 및 패드산화막을 제거하여 소자분리막을 형성한다.
그러나, 최근에는 반도체 소자가 고집적화되는 것에 대응하여, 요구되는 소 자 특성을 얻기 위해 소자분리막의 폭과 더불어 반도체 소자의 활성영역 폭을 동시에 축소하기에는 한계가 있고, 소자분리막의 폭을 축소하기에는 기존의 HDP 공정을 통한 갭-필 능력이 확장성과 양산성에서 여러 가지 난점을 내포하고 있어, 우수한 갭-필(Gapfill) 능력을 확보하기 위한 새로운 소자분리막 형성 물질 및 형성공정이 필요하게 되었다.
본 발명은 반도체 소자의 소자분리막으로 사용되는 SOD막의 응력을 조절하여 반도체 소자의 파괴 현상 및 그로 인한 소자 특성과 수율 손실을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공한다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 활성영역 및 소자분리영역을 갖는 반도체 기판 상에 상기 소자분리 형성 영역을 노출시키는 하드마스크막을 형성하는 단계; 상기 하드마스크막을 식각마스크로 이용해서 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 매립되도록 상기 반도체 기판 상에 SOD막을 형성하는 단계; 상기 SOD막을 큐어링하는 단계; 상기 하드마스크막이 노출되도록 SOD막을 CMP하는 단계; 상기 SOD막을 700 ∼ 900℃의 온도로 고온 어닐링하는 단계; 상기 하드마스크막을 제거하는 단계;를 포함하는 것을 특징으로 한다.
상기 하드마스크막은 패드질화막인 것을 특징으로 한다.
상기 큐어링은 200 ∼ 900℃의 온도에서 진행되는 것을 특징으로 한다.
상기 SOD막의 어닐링은 H2O를 이용한 습식 또는 O2를 이용한 건식 방법으로 진행하는 것을 특징으로 한다.
상기 하드마스크막 하부에 패드산화막을 형성하는 것을 특징으로 한다.
상기 반도체 기판을 식각하여 트렌치를 형성하는 단계 후, 그리고, 상기 트렌치가 매립되도록 상기 반도체 기판 상에 SOD막을 형성하는 단계 전, 상기 트렌치의 측벽에 측벽산화막, 선형질화막 및 선형산화막을 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
본 발명은 반도체 소자가 고집적화되는 것에 대응하여 소자분리막의 폭을 축소시키기에 종래 사용되었던 소자분리막 형성 물질들의 갭-필 능력 확장성 및 양산성 문제로 인한 새로운 소자분리막 형성 물질 및 이를 이용한 새로운 공정에 대한 요구가 증가하고 있다.
이러한 요구를 충족시키기 위하여, 종래 HDP 공정을 사용한 소자분리막을 대신하여 다양한 대체 물질을 이용한 소자분리막의 갭-필(Gapfill)을 시도하고 있으며, 그 중 HARP(High aspect Ratio Process)를 이용한 HARP막 및 SOD(Spin On Dielectric) 공정을 이용한 SOD막이 폭이 좁은 소자분리막을 형성하기 위한 차세대 막으로 각광받고 있다.
여기서, 상기 HARP(High aspect Ratio Process)막은 기본적으로 O3-TEOS SACVD(Tetraethylorthosilicate Sub Atmospheric Chemical Vapor Deposition) 공정을 사용하여 형성한 막으로서, 소자분리막 형성 영역의 트렌치(Trench) 내에 갭-필된 후, 800℃이상의 고온에서 습식 열처리를 통해 치밀한 산화막으로 전이하게 된다.
그러나, 상기 HARP막은 우수한 스텝 카버리지(Step Coverage)에 의해서 트렌치 구조에 민감한 갭-필 능력을 가지고 있으며, 공간(Space)이 넓은 영역에서도 트렌치의 형태(Profile)가 수직이거나 음의 방향을 형성되어 있으면 갭-필이 불가능한 경우가 많다.
한편, SOD막 형성 공정은 기본적으로 소자분리막을 형성하기 위한 유전체 용액을 반도체 소자 상에 스핀(Spin) 코팅한 후, 열처리 공정을 진행하여 치밀한 산화막으로 전이시키는 공정이다.
그러나, SOD막에서 전이되어 형성된 산화막은 건식 및 습식 식각에서 빠른 식각 속도에 의해서 EFH(Effective Field Oxide Height)등을 조절하기 힘들어 많은 문제점을 내포하고 있다.
이와 같은 이유로, 소자분리막으로 SOD막을 사용할 때 SOD막을 하부층으로 사용하고, 후속 습식 식각에서 SOD막의 표면을 활성영역 아래로 리세스(Recess) 시킨 후, HDP막을 그 상부에 형성하는 이중막(Bilayered) 형태가 많이 사용하고 있다. 그러나, 이중막의 경우도 결국 HDP막을 사용하여야 하기 때문에 반도체 소자의 고집적화에 따른 갭-필 마진(Margin)의 부족으로 양산성 문제를 여전히 내포하고 있다.
따라서, 이를 근본적으로 해결하는 방법은 SOD막 만을 이용하여 소자분리막을 형성하는 방법이 유일하다고 할 수 있지만, SOD막 만을 사용하여 소자분리막을 형성하는 경우에 SOD막의 취약한 식각 내성을 개선하기 위하여 높은 온도에서 습식 열처리 공정을 진행하여야 한다. 그러나, 고온 열처리시 SOD막의 물질 특성상 큰 수축 특성 및 수축에 의한 응력 형성 특성에 의해서 반도체 소자가 물리적으로 파괴되는 현상이 발생한다.
따라서, 이를 해결하기 위해 SOD막의 형성 공정에서 발생하는 응력 형성을 최대한 억제할 수 있는 공정 방법이 필요하다.
본 발명은 DRAM의 소자분리막을 SOD막으로 형성하고, 이때, SOD막 형성 공정에서 SOD막을 코팅(Coating)한 후, 낮은 온도에서 큐어링(Curing) 공정을 진행하고, CMP하여 평탄화한 후 고온 어닐링(Annealing) 공정을 실시하여 SOD막의 양을 감소시키는 방법으로 SOD막 내의 응력을 조절하여 안정된 물성을 가지는 소자분리막을 제조한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 소자분리막 형성공정을 설명하기 위하여 도시한 공정별 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 패드산화막(102)과 패드질화막(104) 및 소자분리 영역을 한정하는 감광막 패턴(미도시)을 차례로 형성한다.
그 다음, 상기 감광막 패턴(미도시)을 식각 마스크로 이용해서 패드질화막(102)을 식각한 후, 식각된 패드질화막(102)을 식각마스크로 이용해서 패드산화 막(102) 및 반도체 기판(100)을 식각하여 트렌치(T)를 형성한다.
이어서, 상기 트렌치의 계면 상태가 후속 공정에서 문제될 소지가 있으므로, 고온의 퍼니스(Purnace)에서 산화공정을 수행해서, 트렌치 표면에 측벽 산화막(106)을 형성한 후, 상기 측벽 산화막(106) 상에 후속 공정에 의한 열팽창 계수, 스트레스 및 접착력 문제를 해결하기 위해 선형질화막(108) 및 선형산화막(110)을 형성한다.
그런 다음, 상기 트랜치가 매립되도록 상기 선형산화막(110) 상에 SOD막(112)을 형성한 후, 200 ∼ 900℃의 온도에서 큐어링(Curing) 공정을 진행한다.
도 1b를 참조하면, 상기 큐어링된 SOD막(112)에 CMP(Chemical Mechanical Polish)를 진행하여 상기 패드질화막(104) 상의 선형산화막(108) 및 선형질화막(110)을 제거하여 상기 패드질화막(104)이 노출되도록 한다.
도 1c를 참조하면, 상기 CMP된 SOD막(112)에 후속 세정 공정에서 견딜 수 있도록 700 ∼ 900℃의 온도에서 H2O를 이용한 습식 또는 O2를 이용한 건식 방법을 통하여 어닐링 공정을 진행한다.
그런 다음, BOE(Buffered Oxide Etch) 용액 및 불산(HF) 용액을 이용한 산화막 식각과 H3PO4를 이용한 질화막 식각을 통하여 상기 패드산화막 및 패드산화막을 제거하여 소자분리막을 형성한다.
따라서, 본 발명은 SOD막을 코팅한 후, 낮은 온도에서 큐어링 공정을 진행하고, SOD막을 CMP하여 평탄화한 후, 고온에서 어닐링 공정을 진행하여 고온 어닐링 공정으로 SOD막의 부피를 감소시킴으로써 소자분리막의 응력을 감소시킨다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 SOD막을 코팅(Coating)한 후 낮은 온도에서 큐어링(Curing) 공정을 진행하고, CMP하여 평탄화한 후 고온 어닐링(Annealing) 공정을 실시하여 SOD막의 양을 감소시키는 방법으로 SOD막 내의 응력을 조절하여 반도체 소자의 파괴 현상 및 그로 인한 소자 특성과 수율 손실을 방지할 수 있다.

Claims (6)

  1. 활성영역 및 소자분리영역을 갖는 반도체 기판 상에 상기 소자분리 형성 영역을 노출시키는 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 식각마스크로 이용해서 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 상기 반도체 기판 상에 SOD막을 형성하는 단계;
    상기 SOD막을 큐어링하는 단계;
    상기 하드마스크막이 노출되도록 SOD막을 CMP하는 단계;
    상기 SOD막을 700 ∼ 900℃의 온도로 고온 어닐링하는 단계;
    상기 하드마스크막을 제거하는 단계;를
    포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 하드마스크막은 패드질화막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 큐어링은 200 ∼ 900℃의 온도에서 진행되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 SOD막의 어닐링은 H2O를 이용한 습식 또는 O2를 이용한 건식 방법으로 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 하드마스크막 하부에 패드산화막을 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 반도체 기판을 식각하여 트렌치를 형성하는 단계 후, 그리고, 상기 트렌치가 매립되도록 상기 반도체 기판 상에 SOD막을 형성하는 단계 전, 상기 트렌치의 측벽에 측벽산화막, 선형질화막 및 선형산화막을 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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