KR20080060348A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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KR20080060348A
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Abstract

본 발명은 반도체 소자의 소자분리막 형성시 소자분리막의 유효높이를 균일하게 제어할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상부에 패드 질화막을 형성하는 단계와, 상기 패드 질화막 및 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 상기 패드 질화막 상에 소자분리막을 증착하는 단계와, 상기 패드 질화막 상의 소자분리막을 제거하여 상기 소자분리막을 평탄화하는 단계와, 상기 소자분리막을 열처리하는 단계와, 상기 패드 질화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
반도체 메모리 소자, 소자분리막, 폴리실라잔(PSZ), 평탄화, 열처리

Description

반도체 소자의 소자분리막 형성방법{FORMING METHOD OF ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
도 1은 실제로 종래기술에 따라 PSZ를 적용하여 소자분리막이 형성된 플래시 메모리 소자를 도시한 TEM(Transmission Electron Microscope) 사진.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위해 도시한 공정 단면도.
도 3은 실제로 본 발명의 실시예에 따라 소자분리막이 형성된 플래시 메모리 소자를 도시한 TEM 사진.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판 11 : 게이트 절연막
12 : 도전막 13 : 패드 질화막
14 : 트렌치 15, 15A, 15B : 소자분리막
16, 17 : 열처리 CELL : 셀 영역
PERI : 주변회로 영역 CENTER : 셀 중앙영역
EDGE : 셀 에지영역
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 반도체 소자의 소자분리막, 더욱 구체적으로는 STI(Shallow Trench Isolation) 기술을 적용하는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 메모리 소자의 제조공정 기술의 발달과 더불어 반도체 메모리 소자의 선폭은 점차 감소하게 되었다. 이에 따라, 액티브 영역(active region) 사이의 필드 영역(field region) 폭이 감소하게 되었고, 이로 인해, 필드 영역에 형성되는 트렌치의 종횡비가 증가하여 트렌치 내에 소자분리막을 매립(gap fill)시키는 공정이 어려워졌다.
특히, 기존의 HDP(High Density Plasma) CVD(Chemical Vapor Deposition) 방식으로 형성되는 HDP 산화막을 소자분리막으로 이용하다 보면 종횡비가 큰 트렌치 내에 매립이 어려워지게 된다. 예컨대, 종횡비가 3.5 이하의 STI(Shallow Trench Isolation) 공정에서는 큰 어려움이 없었지만, 종횡비가 4 이상의 조건에서는 HDP 산화막을 소자분리막으로 이용하는데 한계가 따른다. 즉, 기존과 같이 HDP 산화막만을 이용하여 STI 공정을 진행하다 보면 소자분리막 내에 보이드(void)가 발생하는 문제가 따른다.
따라서, 이러한 보이드 발생을 방지하고 소자분리막의 매립 특성을 향상시키 기 위하여 HDP 산화막 대신에 스핀 코팅(spin coating) 방식으로 증착되는 SOD(Spin On Dielectric)막의 일종인 폴리실라잔(PoliSilaZane, 이하 PSZ라 함)을 이용하여 트렌치를 매립하는 기술이 제안되었다.
그러나, PSZ는 HDP 산화막과는 달리 습식식각율이 빠르고 불균일하다는 물질 특성을 갖고 있어 습식식각공정 적용시 소자분리막의 유효높이(EFH, Effective Field oxide Height)를 불균일하게 하는 문제가 있다. 예컨대, PSZ는 메모리 셀이 형성되는 셀(CELL) 영역과 그 주변소자가 형성되는 주변회로 영역에서 각각 서로 다른 습식식각율을 갖게 되어 습식식각공정 적용시 소자분리막의 유효높이가 각 영역 별로 불균일하게 제어되는 문제가 있다.
도 1은 실제로 종래기술에 따라 PSZ를 적용하여 소자분리막이 형성된 플래시 메모리 소자를 도시한 TEM(Transmission Electron Microscope) 사진이다. 도 1에 도시된 바와 같이, 종래기술에 따른 경우 셀(CELL) 영역과 주변회로 영역 간의 경계영역인 셀 에지영역(CELL EDGE)에서의 소자분리막(ISO)이 크게 손실되어 셀 에지영역(CELL EDGE)에서의 소자분리막(ISO)이 기판(SUB) 저부로 꺼지는 현상('A' 부위 참조)이 발생하게 된다. 즉, 셀 영역 내에서도 셀 중앙영역(CELL CENTER)과 셀 에지영역(CELL EDGE) 간에 소자분리막의 유효높이가 서로 다르게 제어되는 문제가 발생하는 것이다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 반도 체 소자의 소자분리막 형성시 소자분리막의 유효높이를 균일하게 제어할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상부에 패드 질화막을 형성하는 단계와, 상기 패드 질화막 및 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 상기 패드 질화막 상에 소자분리막을 증착하는 단계와, 상기 패드 질화막 상의 소자분리막을 제거하여 상기 소자분리막을 평탄화하는 단계와, 상기 소자분리막을 열처리하는 단계와, 상기 패드 질화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
본 발명은 트렌치 내에 고립되도록 소자분리막을 평탄화한 후 열처리를 실시하여 소자분리막을 구성하는 물질(대표적으로 PSZ)의 습식식각율을 균일하게 제어하게 된다. 따라서, 후속으로 진행되는 습식식각공정 적용시에도 소자분리막의 유효높이를 균일하게 제어할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위해 도시한 공정 단면도이다. 여기서는, 대표적인 예로 플래시 메모리 소자의 소자분리막 형성방법, 구체적으로는 ASA(Advanced Self Aligned)-STI 공정에 대해 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 셀 영역(CELL)과 주변회로 영역(PERI)을 포함하는 반도체 기판(10) 상에 게이트 절연막(11), 게이트 전극용 도전막(12) 및 패드 질화막(13)을 차례로 형성한다. 여기서는, 설명의 편의를 위해 셀 영역(CELL)과 주변회로 영역(PERI) 간의 경계영역을 에지영역(EDGE)이라 하고, 이외의 셀 영역을 중앙영역(CENTER)라 약칭하기로 한다.
여기서, 게이트 절연막(11)은 플래시 메모리 소자의 터널 산화막으로 기능하기 위한 것으로 산화공정을 통해 산화막 물질로 형성하고, 도전막(12)은 플로팅 게이트(floating gate)로 기능하기 위한 것으로 도프트(doped) 또는 언도프트(un-doped) 폴리실리콘막으로 형성하는 것이 바람직하다.
이어서, 패드 질화막(13), 도전막(12), 게이트 절연막(11) 및 기판(10)을 식각하여 셀 영역(CELL) 및 주변회로 영역(PERI)에 각각 일정 깊이의 트렌치(14)를 형성한다.
이어서, 도 2b에 도시된 바와 같이, 트렌치(14, 도 2a 참조)가 매립되도록 전체 구조 상부에 소자분리막(15)을 증착한다. 여기서, 소자분리막(15)은 PSZ를 이용한다.
이어서, 열처리(16)를 실시하여 소자분리막(15)의 막질을 치밀화한다.
이어서, 도 2c에 도시된 바와 같이, 화학적기계적연마(Chemical Mechanical Polishing, 이하 CMP라 함)공정을 실시하여 패드 질화막(13) 상의 소자분리막(15, 도 2b 참조)을 제거한다. 즉, 패드 질화막(13)을 연마 정지막으로 하는 CMP 공정을 통해 소자분리막(15)을 평탄화하는 것이다. 이로써, 트렌치(14, 도 1a 참조) 내에 고립된 소자분리막(15A)이 형성된다.
이어서, 도 2d에 도시된 바와 같이, 다시 열처리(17)를 실시하여 소자분리막(15A)의 막질을 더욱 치밀화한다. 이는, 도 2b에서와 같이 열처리(16)를 실시하였어도 후속 습식식각공정 적용시 소자분리막의 유효높이가 영역 별로 다르게 제어되는 문제가 발생할 수 있기 때문에 소자분리막(15A)의 막질을 더욱 치밀화함으로써 소자분리막(15A)의 습식식각율을 균일하게 제어하는 것이다.
바람직하게, 열처리(17)는 500~800℃의 온도범위에서 실시한다.
이어서, 도 2e에 도시된 바와 같이, 인산용액(H3PO4)을 이용한 습식식각공정을 실시하여 패드 질화막(13, 도 2d 참조)을 제거한다. 이때, 패드 질화막(13)의 제거공정은 여러 번에 걸쳐 실시할 수 있다. 예컨대, 먼저 패드 질화막(13)을 10~40% 정도 제거한 후 이를 다시 습식식각하여 제거할 수 있다.
특히, 이러한 습식식각공정은 인산용액 외에 버퍼드 옥사이드 에천 트(Buffered Oxide Etchant, 이하 BOE라 함) 를 더 이용할 수도 있다. 이에 따라, 소자분리막(15A)이 일정 깊이 리세스될 수도 있다.
이어서, 도 2f에 도시된 바와 같이, 습식식각공정을 실시하여 소자분리막(15B)을 일정 깊이 리세스시킨다. 바람직하게는, 소자분리막(15B)의 상부 표면이 도전막(12)의 상부 표면보다 낮아지도록 습식식각공정을 실시한다.
따라서, 본 발명의 실시예에 따르면, 동도면에서와 같이 소자분리막의 유효높이(EFH)가 셀 영역(CELL)과 주변회로 영역(PERI)에서 모두 균일하게 제어될 수 있다. 특히, 기존과 같이 셀 에지영역에서의 소자분리막이 기판 저부로 꺼지는 현상이 발생하지 않게 된다.
도 3은 실제로 본 발명의 실시예에 따라 소자분리막이 형성된 플래시 메모리 소자를 도시한 TEM 사진이다. 도 3을 참조하면, 셀 영역 내에서 소자분리막의 유효높이가 균일하게 제어됨을 알 수 있다. 즉, 셀 영역의 중앙영역(CELL CENTER)과 에지영역(CELL EDGE)에서의 소자분리막(ISO)이 모두 기판(SUB) 상으로 균일한 두께만큼 돌출되어 있음을 알 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 설명의 편의를 위해 ASA-STI 공정에 대해 설명하였으나, 본 발명은 이에 한정되지 않고 STI 공정을 적용하는 모든 반도체 메모리 소자 제조공정시 적용될 수 있다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것 이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과를 얻을 수 있다.
첫째, 본 발명에 의하면, STI 공정을 적용하는 반도체 소자의 소자분리막 형성시 스핀 코팅 방식으로 증착되는 PSZ를 이용함으로써, 소자분리막 내 보이드 발생을 억제할 수 있다.
둘째, 본 발명에 의하면, 트렌치 내에 고립되도록 소자분리막을 평탄화한 후 열처리를 실시하여 소자분리막을 구성하는 물질(대표적으로 PSZ)의 습식식각율을 균일하게 제어하게 된다. 따라서, 후속으로 진행되는 습식식각공정 적용시에도 소자분리막의 유효높이를 균일하게 제어할 수 있다.

Claims (9)

  1. 기판 상부에 패드 질화막을 형성하는 단계;
    상기 패드 질화막 및 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 상기 패드 질화막 상에 소자분리막을 증착하는 단계;
    상기 패드 질화막 상의 소자분리막을 제거하여 상기 소자분리막을 평탄화하는 단계;
    상기 소자분리막을 제1 열처리하는 단계; 및
    상기 패드 질화막을 제거하는 단계
    를 포함하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 패드 질화막을 형성하는 단계 전,
    상기 기판 상에 게이트 절연막 및 게이트 전극용 도전막을 차례로 형성하는 단계를 더 포함하는 반도체 소자의 소자분리막 형성방법.
  3. 제 2 항에 있어서,
    상기 패드 질화막을 제거하는 단계 후,
    상기 소자분리막을 리세스시키는 단계
    를 더 포함하는 반도체 소자의 소자분리막 형성방법.
  4. 제 3 항에 있어서,
    상기 소자분리막을 리세스시키는 단계는 상기 소자분리막의 상부 표면이 상기 도전막의 상부 표면보다 낮아지도록 습식식각공정을 실시하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 소자분리막을 증착하는 단계 후,
    상기 소자분리막을 제2 열처리하는 단계를 더 포함하는 반도체 소자의 소자분리막 형성방법.
  6. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,
    상기 소자분리막을 제1 열처리하는 단계는,
    500~800℃의 온도범위에서 실시하는 반도체 소자의 소자분리막 형성방법.
  7. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,
    상기 패드 질화막을 제거하는 단계는,
    인산용액을 이용한 습식식각공정을 실시하여 이루어지는 반도체 소자의 소자분리막 형성방법.
  8. 제 7 항에 있어서,
    상기 습식식각공정은 120~160℃의 온도범위에서 실시하는 반도체 소자의 소자분리막 형성방법.
  9. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,
    상기 소자분리막은 폴리실라잔을 이용하여 형성하는 반도체 소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011043933A2 (en) * 2009-10-05 2011-04-14 Applied Materials, Inc. Post-planarization densification
WO2011043933A3 (en) * 2009-10-05 2011-06-30 Applied Materials, Inc. Post-planarization densification
CN102668061A (zh) * 2009-10-05 2012-09-12 应用材料公司 后平坦化致密化
US8329587B2 (en) 2009-10-05 2012-12-11 Applied Materials, Inc. Post-planarization densification
US8466067B2 (en) 2009-10-05 2013-06-18 Applied Materials, Inc. Post-planarization densification

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