KR20080060351A - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 고집적 반도체 소자의 소자분리막 형성방법에 있어서, 보이드 없이 균일한 소자분리막을 형성할 수 있고, 제조 공정을 단순화하여 제조 비용을 감소시킬 수 있으며, 소자분리막의 유효높이를 균일하게 제어할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 게이트 절연막, 게이트 전극용 도전막 및 패드 질화막을 차례로 형성하는 단계와, 상기 패드 질화막, 상기 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 입구부 폭이 증가되도록 습식세정공정을 실시하여 상기 패드 질화막을 제거하는 동시에 상기 도전막의 상부 폭을 선택적으로 감소시키는 단계와, 상기 트렌치 내에 매립되는 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
소자분리막, HDP 산화막, 트렌치, 입구부 폭, 매립 특성
Description
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위해 도시한 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 11 : 게이트 절연막
12 : 게이트 전극(플로팅 게이트)용 도전막
13 : 버퍼 산화막 14 : 패드 질화막
15 : 하드마스크 16 : 반사방지막
17 : 포토레지스트 패턴 18A, 18B : 제1 및 제2 트렌치
19 : 습식세정공정 20 : 소자분리막용 절연막
20A : 소자분리막
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 반도체 메모리 소자의 소자분리막 형성방법, 더욱 구체적으로는 플래시(FLASH) 메모리 소자의 소자분리막 형성방법에 관한 것이다.
반도체 메모리 소자의 제조공정 기술의 발달과 더불어 반도체 메모리 소자의 선폭은 점차 감소하게 되었다. 이에 따라, 액티브 영역(active region) 사이의 필드 영역(field region) 폭이 감소하게 되었고, 이로 인해, 필드 영역에 형성되는 트렌치(trench)의 종횡비가 증가하여 트렌치 내에 소자분리막으로 HDP(High Density Plasma) CVD(Chemical Vapor Deposition) 방식으로 증착되는 산화막(이하, HDP 산화막이라 함)을 매립시키는 공정이 어려워졌다.
따라서, 이러한 소자분리막의 매립 특성을 향상시키기 위해 기존에 단일적으로 사용되던 HDP 산화막과 함께 스핀 코팅(spin coating) 방식으로 증착되어 리플로우(reflow) 특성이 우수한 SOD(Spin On Dielectric)막을 이용하여 트렌치를 매립하는 기술이 제안되었다.
그러나, 이와 같이 SOD막을 이용하여 트렌치를 매립하는 기술을 적용하다 보면 다음과 같은 문제점들이 발생하게 된다.
첫째, SOD막은 기존의 HDP 산화막보다 막질이 떨어져 보이드(void)와 같은 문제를 유발하므로, 소자분리막의 소자분리 특성을 저하시키게 된다.
둘째, 그 제조 공정이 매우 복잡해져 제조 비용이 증가하는 문제가 발생한다.
셋째, SOD막은 습식식각율이 빠르고 불균일하다는 물질 특성을 갖고 있어 습식식각공정 적용시 소자분리막의 유효높이(Effective Field oxide Height, EFH)를 불균일하게 하는 문제를 유발한다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 고집적 반도체 소자의 소자분리막 형성방법에 있어서, 보이드 없이 균일한 소자분리막을 형성하여 소자분리막의 소자 분리 특성을 개선시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 고집적 반도체 소자의 소자분리막 형성방법에 있어서, 제조 공정을 단순화하여 제조 비용을 감소시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 다른 목적이 있다.
셋째, 본 발명은 고집적 반도체 소자의 소자분리막 형성방법에 있어서, 소자분리막의 유효높이를 균일하게 제어할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 또 다른 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 게이트 절연막, 게이트 전극용 도전막 및 패드 질화막을 차례로 형성하는 단계와, 상기 패 드 질화막, 상기 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 입구부 폭이 증가되도록 습식세정공정을 실시하여 상기 패드 질화막을 제거하는 동시에 상기 도전막의 상부 폭을 선택적으로 감소시키는 단계와, 상기 트렌치 내에 매립되는 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위해 도시한 공정단면도이다. 여기서는, 일례로 공지된 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 기술을 적용하는 플래시 메모리 소자의 소자분리막 형성방법에 대해 설명하기로 한다.
먼저, 도 1에 도시된 바와 같이, 반도체 기판(10) 상에 게이트 절연막(11)을 형성한다. 이때, 게이트 절연막(11)은 산화막 또는 질화막을 함유한 산화막 물질로 형성할 수 있다.
이어서, 게이트 절연막(11) 상에 게이트 전극(플로팅 게이트)용 제1 도전막(12)을 형성한다. 이때, 제1 도전막(12)은 도전성을 갖는 모든 물질로 형성 가능하다. 바람직하게는, 제1 도전막(12)은 도프트(doped) 또는 언도프트(un-doped) 폴리실리콘막으로 형성한다. 또한, 제1 도전막(12)은 1000Å 이하의 두께, 예컨대 100~1000Å의 두께로 형성한다.
이어서, 제1 도전막(12) 상에 버퍼 산화막(13) 및 패드 질화막(14)을 차례로 형성한다. 이때, 패드 질화막(14)은 500Å 이하, 즉 10~500Å의 두께로 형성한다.
이어서, 패드 질화막(14) 상에 하드마스크(15) 및 반사방지막(16)을 차례로 형성한다. 이때, 하드마스크(15)는 산화막 계열의 물질로 형성하고, 반사방지막(16)은 실리콘산화질화막(SiON)으로 형성하는 것이 바람직하다. 또한, 이들은 모두 500Å 이하, 즉 10~500Å의 두께로 형성하는 것이 바람직하다.
이어서, 도 2에 도시된 바와 같이, 반사방지막(16) 상에 소정의 포토레지스트 패턴(17)을 형성한다. 이때, 포토레지스트 패턴(17)은 셀 영역(CELL)과 주변회로 영역(PERI)에 각각 필드 영역을 정의하기 위한 것으로, 셀 영역(CELL)에서보다 주변회로 영역(PERI)에서의 패턴 간 폭이 더 넓은 형태로 형성한다.
여기서, 셀 영역(CELL)은 플래시 메모리 소자의 메모리 셀이 형성되는 영역을 나타내고, 주변회로 영역(PERI)은 메모리 셀을 구동하기 위한 구동회로를 포함하는 주변회로 소자가 형성될 영역을 나타낸다. 통상, 주변회로 영역(PERI)에 형성되는 주변회로 소자의 패턴 밀도가 셀 영역(CELL)에 형성되는 메모리 셀의 패턴 밀 도보다 낮기 때문에 포토레지스트 패턴(17) 또한 셀 영역(CELL)에서보다 주변회로 영역(PERI)에서의 패턴 간 폭이 더 넓은 형태로 형성한다.
이어서, 포토레지스트 패턴(17)을 식각 마스크(mask)로 이용한 식각공정을 실시하여 셀 영역(CELL) 및 주변회로 영역(PERI)에 각각 제1 및 제2 트렌치(18A, 18B)를 형성한다. 예컨대, 포토레지스트 패턴(17)을 통해 반사방지막(16), 하드마스크(15), 패드 질화막(14), 버퍼 산화막(13), 제1 도전막(12), 게이트 절연막(11) 및 기판(10)의 일부를 식각하여 제1 및 제2 트렌치(18A, 18B)를 형성한다.
이어서, 도 3에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(17, 도 2 참조) 및 반사방지막(16)을 제거한다. 또한, 습식식각공정을 실시하여 하드마스크(15)를 제거한다. 이로써, 패드 질화막(14)이 노출되게 된다.
이어서, 도 4에 도시된 바와 같이, 인산용액(hot H3PO4)을 이용한 습식세정공정(19)을 실시하여 패드 질화막(14, 도 3 참조)을 제거하면서, 제1 및 제2 트렌치(18A, 18B)의 입구부 폭을 증가시켜준다. 즉, 제1 및 제2 트렌치(18A, 18B)의 입구부 폭을 각각 'W3-W1' 및 'W4-W2'만큼 증가시켜준다. 이는, 습식세정공정(19) 진행시 인산용액에 노출되는 시간이 제1 및 제2 트렌치(18A, 18B)의 하부 영역에서보다 상부 영역에서 더 길기 때문이다.
따라서, 제1 도전막(12)이 동도면에서와 같이 하부 폭이 상부 폭보다 큰 형태를 갖게 된다. 이는, 제1 도전막(12)의 상부 폭을 선택적으로 감소시켜 후속으로 제1 도전막(12) 상부에 형성될 유전체막의 접촉 면적을 증가시킬 수 있도록 한다.
이때, 습식세정공정(19)은 30~70℃의 온도 범위 내에서 진행하는 것이 바람직하다.
이어서, 도면에 도시하진 않았지만, 월산화(wall oxidation)공정을 실시하여 제1 및 제2 트렌치(18A, 18B)의 내부면을 따라 월산화막을 형성할 수 있다.
이어서, 도 5에 도시된 바와 같이, 제1 및 제2 트렌치(18A, 18B)가 완전히 매립되도록 버퍼 산화막(13) 상에 소자분리막용 절연막(20)을 증착한다. 예컨대, 절연막(20)은 HDP 산화막을 이용하여 증착한다. 이때, 절연막(20)은 셀 영역(CELL)과 주변회로 영역(PERI) 간의 패턴 밀도 차이에 의해 동도면에서와 같은 프로파일(profile)로 증착된다.
특히, 이러한 절연막(20)의 증착시에는 제1 및 제2 트렌치(18A, 18B)의 입구부 폭이 현저히 증가된 상태이므로, HDP 산화막만으로도 보이드 없이 균일하게 제1 및 제2 트렌치(18A, 18B)를 매립시킬 수 있다. 즉, 제1 및 제2 트렌치(18A, 18B)의 입구부 폭을 최대한 증가시켜 제1 및 제2 트렌치(18A, 18B) 내에 매립될 소자분리막의 매립 특성을 향상시키게 되는 것이다. 따라서, HDP 산화막만으로도 고집적 반도체 메모리 소자의 소자분리막을 보이드 없이 균일하게 형성할 수 있어 소자분리막의 소자분리 특성을 개선시킬 수 있다.
이어서, 도 6에 도시된 바와 같이, 화학적기계적연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정을 실시하여 제1 도전막(12) 상의 산화막 물질을 모두 제거한다. 즉, 제1 도전막(12)을 연마 정지막으로 하는 CMP 공정을 실시하여 제1 도전막(12) 상으로 노출된 절연막(20) 및 버퍼 산화막(13, 도 5 참조)을 제거 한다. 이로써, 제1 및 제2 트렌치(18A 및 18B, 도 4 참조) 내에 각각 고립된 형태의 소자분리막(20A)이 형성된다.
특히, 이러한 CMP 공정시에는 산화막과 폴리실리콘막 간의 연마 선택비가 1~50:1인 슬러리(slurry)를 이용한다. 즉, 절연막(20)의 구성 물질은 HDP 산화막 대비 제1 도전막(12)의 구성 물질인 폴리실리콘막의 연마 선택비를 1~50:1로 하여 HDP 산화막과 함께 폴리실리콘막을 연마하게 되는 것이다.
이어서, 도 7에 도시된 바와 같이, 소자분리막의 유효높이를 조절하기 위하여 별도의 전세정(pre-cleaning)공정을 실시한다. 이를 통해, 제1 도전막(12) 사이의 소자분리막(20A)을 일정 깊이 리세스시켜 최종적으로 소자분리막(20A)의 유효높이(EFH)를 최적화할 수 있다.
이때, 전세정공정은 1~500:1의 비율로 H20로 희석된 HF용액을 이용하여 실시하는 것이 바람직하다.
이후에는, 도면에 도시하진 않았지만, 공지된 플래시 메모리 소자 제조 기술에 따라 소자분리막(20A)을 포함한 제1 도전막(12)의 상부면 단차를 따라 유전체막을 증착하고, 유전체막 상에는 콘트롤 게이트용 제2 도전막을 형성한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 ASA-STI 기술을 일례로 설명하였으나, 본 발명은 이에 한정되지 않고 공지된 SA-STI 기술에도 적용될 수 있다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들이 있다.
첫째, 본 발명에 의하면, 트렌치를 형성한 후 인산용액을 이용하여 패드 질화막을 제거함과 동시에 트렌치의 입구부 폭을 선택적으로 증가시켜 준 상태에서 트렌치 내에 소자분리막을 매립시킴으로써, 소자분리막의 매립 특성을 향상시켜 고집적 반도체 메모리 소자의 소자분리막의 소자분리 특성을 개선시킬 수 있다.
둘째, 본 발명에 의하면, 소자분리막으로 HDP 산화막만을 이용할 수 있어 기존에 비하여 제조 공정을 단순화할 수 있으므로, 고집적 반도체 메모리 소자의 소자분리막 형성시 제조 비용 또한 감소시킬 수 있다.
셋째, 본 발명에 의하면, 소자분리막으로 HDP 산화막만을 이용할 수 있어 고집적 반도체 메모리 소자의 소자분리막의 유효높이를 균일하게 제어할 수 있다.
넷째, 본 발명에 의하면, 플로팅 게이트로 사용되는 도전막의 상부 폭을 선택적으로 감소시켜 도전막 상부에 형성되는 유전체막의 접촉 면적을 증가시키게 되므로, 소자의 커플링비(coupling ratio)를 증가시킬 수 있다. 따라서, 소자의 동작 특성을 개선시킬 수 있다.
Claims (10)
- 기판 상에 게이트 절연막, 게이트 전극용 도전막 및 패드 질화막을 차례로 형성하는 단계;상기 패드 질화막, 상기 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계;상기 트렌치의 입구부 폭이 증가되도록 습식세정공정을 실시하여 상기 패드 질화막을 제거하는 동시에 상기 도전막의 상부 폭을 선택적으로 감소시키는 단계; 및상기 트렌치 내에 매립되는 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 소자분리막을 형성하는 단계 후,상기 소자분리막을 일정 깊이 리세스시키는 단계를 더 포함하는 반도체 소자의 소자분리막 형성방법.
- 제 2 항에 있어서,상기 소자분리막을 리세스시키는 단계는,1~500:1의 비율로 H20로 희석된 HF용액을 이용한 전세정공정을 실시하여 이루어지는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 패드 질화막을 형성하는 단계 전,상기 도전막 상에 버퍼 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,상기 습식세정공정은 인산용액을 이용하는 반도체 소자의 소자분리막 형성방법.
- 제 5 항에 있어서,상기 습식세정공정은 30~70℃의 온도 범위 내에서 실시하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,상기 소자분리막은 고밀도 플라즈마(High Density Plasma) 화학기상증착 방식으로 증착되는 HDP 산화막으로 형성하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,상기 소자분리막을 형성하는 단계는,상기 트렌치가 완전히 매립되도록 소자분리막용 절연막을 증착하는 단계; 및상기 도전막 상으로 노출된 상기 절연막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
- 제 8 항에 있어서,상기 절연막을 제거하는 단계는,화학적기계적연마 공정을 실시하여 이루어지는 반도체 소자의 소자분리막 형성방법.
- 제 9 항에 있어서,상기 화학적기계적연마 공정은 절연막과 상기 연마 정지막 간의 연마 선택비가 1~50:1인 슬러리를 이용하는 반도체 소자의 소자분리막 형성방법.
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| KR1020060134315A KR20080060351A (ko) | 2006-12-27 | 2006-12-27 | 반도체 소자의 소자분리막 형성방법 |
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-
2006
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