KR100691939B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 43
- 229920005591 polysilicon Polymers 0.000 claims abstract description 43
- 238000002955 isolation Methods 0.000 claims description 37
- 239000004065 semiconductor Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 16
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 230000008878 coupling Effects 0.000 abstract description 7
- 238000010168 coupling process Methods 0.000 abstract description 7
- 238000005859 coupling reaction Methods 0.000 abstract description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
- Semiconductor Memories (AREA)
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 버퍼막을 사용한 CMP 공정으로 U자형 단면 구조를 갖는 플로팅 게이트용 폴리 실리콘막을 형성하여 폴리 실리콘막과 유전체막의 계면을 넓혀 소자의 커플링 비를 향상시키는 플래시 메모리 소자의 제조 방법이 개시된다.
U자형, 커플링비, 심, CMP 공정
Description
도 1은 종래의 SAFG를 갖는 플래시 메모리 소자를 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2h는 본 발명에 따른 플래시 메모리 소자를 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 설명>
10, 100 : 반도체 기판 101 : 스크린 산화막
102 : 질화막 103 : 트렌치
11, 104 : 소자 분리막 12, 105 : 터널 산화막
13, 106: 제 1 폴리 실리콘막 107 : 버퍼막
108 : 유전체막 109 : 제 2 폴리 실리콘막
14 : 심
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 U자형 단면 구조를 갖는 플로팅 게이트용 폴리 실리콘막을 형성함으로써 소자의 커플링 비를 향상시키는 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 70nm 이하의 디자인 룰(design rule)을 요구하는 반도체 소자에서는 웨이퍼 기판에 가해지는 스트레스를 크게 줄이는 STI(Shallow Trench Isolation) 공정을 주로 사용하고 있다. STI 공정은 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고, 이 트렌치에 화학 기상 증착법(Chemical Vapor Deposition: 이하 CVD라함)으로 산화막을 증착하고, 화학적 기계적 연마(Chemical Mechanical Polishing: 이하 CMP라함) 공정으로 불필요한 산화막을 식각하여 소자 분리막을 형성하는 기술이다.
도 1은 종래의 SAFG를 갖는 플래시 메모리 소자를 설명하기 위한 소자의 단면도이다. 도 1을 참조하여 종래의 SAFG를 갖는 플래시 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 1을 참조하면, 통상의 소자 분리막 형성 공정으로 반도체 기판(10)의 소자 분리 영역에 소자 분리막(11)을 형성한다. 그 후, 터널 산화막(12)과 플로팅 게이트용 폴리 실리콘막(13)을 순차적으로 적층한다. 그 후, 소자 분리막(11)의 상부가 노출될 때까지 CMP 공정을 진행하여 플로팅 게이트(13)을 형성한다.
마스크 패터닝을 이용한 플로팅 게이트의 소자 분리 공정 시 마스크 임계치 수의 변화에 따라 웨이퍼의 균일성이 매우 불량하여 균일한 플로팅 게이트의 구현이 용이하지 않으며, 커플링 비의 변화에 따라 메모리 셀의 프로그램 및 소거 동작 시 페일(fail)들의 문제가 발생하고 있다. 더욱이 고집적화 되는 설계 특성상 소자의 액티브 영역이 점점 좁아지므로 플로팅 게이트용 제 1 폴리 실리콘막(13) 갭필 공정시 심(14)이 발생하는 문제가 발생하고 있다.
따라서 본 발명은, 버퍼막을 사용한 CMP 공정으로 U자형 단면 구조를 갖는 플로팅 게이트용 폴리 실리콘막을 형성하여 폴리 실리콘막과 유전체막의 계면을 넓혀 소자의 커플링 비를 향상시킴으로써, 소자의 전기적 특성을 향상시키는데 있다. 또한 식각 공정으로 소자 분리막을 식각하여 반도체 소자의 액티브 영역을 넓혀 플로팅 게이트용 폴리 실리콘막 갭필 공정시 심이 발생하는 것을 억제하는데 있다.
본 발명에 따른 플래시 메모리 소자의 제조 방법은 하드 마스크 패턴을 이용한 식각 공정으로 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계와, 상기 소자 분리 영역에 소자 분리막을 형성하는 단계와, 상기 하드 마스크 패턴을 제거하는 단계와, 상기 반도체 기판의 액티브 영역에 터널 산화막을 형성하고 소자 분리막을 포함한 상기 반도체 기판의 전체 구조 상에 제 1 폴리 실리콘막 및 버퍼막을 순차적으로 형성하는 단계와, 상기 소자 분리막의 상부가 노출될 때까지 CMP 공정으로 상기 버퍼막과 상기 제 1 폴리 실리콘막을 연마하여 U자형 단면 구조를 갖는 상기 제 1 폴리 실리콘막을 형성하는 단계와, 잔류하는 상기 버퍼막을 제거하는 단계, 및 상기 U자형 패턴의 상기 제 1 폴리 실리콘막을 포함한 상기 반도체 기판의 전체 구조 상에 유전체막 및 제 2 폴리 실리콘막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2h는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다. 도 2a 내지 도 2h를 참조하여 본 발명에 따른 플래시 메모리 소자의 제조 방법을 상세히 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판(100) 상에 스크린 산화막(101)과 질화막(102)으로 이루어진 하드 마스크막(101, 102)을 형성한다. 그 후, 식각 공정으로 하드 마스크막(101, 102)의 일부를 순차적으로 식각하여 하드 마스크 패턴(101 및 102)을 형성한다. 하드 마스크 패턴(101 및 102)을 이용한 식각 공정을 실시하여 반도체 기판(100)의 소자 분리 영역에 트렌치(103)를 형성한다. 그 후, 트렌치(103)를 포함한 반도체 기판(100)의 전체 구조 상에 절연막을 형성하고, 하드 마스크 패턴(101 및 102)이 노출될 때까지 CMP 공정으로 절연막을 연마하여 소자 분리 막(104)을 형성한다.
도 2b를 참조하면, 하드 마스크 패턴의 질화막(102)을 소정 두께만큼 식각하여 소자 분리막(104)의 상단부를 소정 두께만큼 돌출시킨다.
도 2c를 참조하면, 돌출된 소자 분리막(104) 상단부 측벽을 소정 두께만큼 식각하여 소자 분리막(104)과 이웃한 소자 분리막(104)의 간격을 넓힌다.
도 2d를 참조하면, 잔류하는 질화막(102)을 제거한다. 그 후, 식각 공정을 진행하여 노출된 소자 분리막(104)의 측벽을 소정 두께만큼 식각한다. 이로 인하여노출된 소자 분리막(104)의 상단부가 하단부의 폭보다 좁게 형성되어 후속 폴리 실리콘막 갭필 공정 시 갭필 특성을 향상시킨다. 그 후, 스크린 산화막(101)을 제거한다.
도 2e를 참조하면, 반도체 기판(100)의 액티브 영역에 터널 산화막(105)을 형성한다. 그 후, 터널 산화막(105)을 포함한 반도체 기판(100) 전체 구조 상에 플로팅 게이트용 제 1 폴리 실리콘막(106)을 형성한다. 제 1 폴리 실리콘막(106)은 반도체 기판(100)의 액티브 영역이 완전히 갭필되지 않도록 형성하는 것이 바람직하다. 즉, 소자 분리막(104)의 측벽에 형성된 제 1 폴리 실리콘막(106)과 인접한 소자 분리막(104)의 측벽에 형성된 제 1 폴리 실리콘막(106)이 서로 접하지 않도록 형성하는 것이 바람직하다. 또한 제 1 폴리 실리콘막(106)은 200Å~1000Å의 두께로 형성하는 것이 바람직하다. 제 1 폴리 실리콘막(106)은 CVD 공정으로 비정질 실리콘막을 증착한 후, 열처리 공정을 실시하여 비정질 실리콘막을 폴리 실리콘막(106)으로 형성하는 것이 바람직하다. 제 1 폴리 실리콘막(106)의 도핑 농도는 10E19ions/cm3 ~ 10E23ions/cm3인 것이 바람직하다. 그 후, 제 1 폴리 실리콘막(106)을 포함한 반도체 기판(100)의 전체 구조 상에 CMP 공정을 위한 버퍼막(107)을 형성한다. 버퍼막(107)은 CVD 공정을 이용한 TEOS, 질화막, HTO, MTO, HDP 산화막을 사용하는 것이 바람직하다. 버퍼막(107)은 두께가 100Å~1000Å이 되도록 형성하는 것이 바람직하다.
도 2f를 참조하면, 소자 분리막(14)의 상부 표면이 노출될 때까지 CMP 공정을 실시하여 버퍼막(107)과 제 1 폴리 실리콘막(106)을 연마한다.
도 2g를 참조하면, 잔류하는 버퍼막(108)을 제거한다. 이로써 제 1 폴리 실리콘막(106)이 U자형 단면 구조를 갖도록 한다. U자형 단면 구조를 갖는 제 1 폴리 실리콘막(106)은 후속 유전체막 형성 공정 시 유전체막과의 계면의 넓이가 크므로 플래시 메모리 소자의 커플링 비를 개선한다. 또한 잔류하는 버퍼막(108)을 제거함과 동시에 소자 분리막(104)의 돌출부(EFH; Effective Field Oxide)가 소정 두께만큼 식각 되므로 유전체막과 제 1 폴리 실리콘막(106)의 계면은 더욱 더 넓어진다.
도 2h를 참조하면, U자형 단면 구조를 갖는 제 1 폴리 실리콘막(106)을 포함한 반도체 기판(100)의 전체 구조 상에 유전체막(108) 및 콘트롤 게이트용 제 2 폴리 실리콘막(109)을 형성한다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
따라서 본 발명에 의하면, 버퍼막을 사용한 CMP 공정으로 U자형 단면 구조를 갖는 플로팅 게이트용 폴리 실리콘막을 형성하여 폴리 실리콘막과 유전체막의 계면이 넓어져 소자의 커플링 비가 향상되어 소자의 전기적 특성이 개선된다. 또한 돌출된 소자 분리막의 측벽을 식각하여 액티브 영역을 넓히고 경사가 지도록 형성함으로써, 후속 폴리 실리콘 갭필 공정 시 심이 발생되는 현상이 억제된다.
Claims (10)
- 하드 마스크 패턴을 이용한 식각 공정으로 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계;상기 소자 분리 영역에 소자 분리막을 형성하는 단계;상기 하드 마스크 패턴을 제거하는 단계;상기 반도체 기판의 액티브 영역에 터널 산화막을 형성하고, 소자 분리막을 포함한 상기 반도체 기판의 전체 구조 상에 제 1 폴리 실리콘막 및 버퍼막을 순차적으로 형성하는 단계;상기 소자 분리막의 상부가 노출될 때까지 CMP 공정으로 상기 버퍼막과 상기 제 1 폴리 실리콘막을 연마하여 U자형 단면 구조를 갖는 상기 제 1 폴리 실리콘막을 형성하는 단계;잔류하는 상기 버퍼막을 제거하는 단계; 및상기 U자형 패턴의 상기 제 1 폴리 실리콘막을 포함한 상기 반도체 기판의 전체 구조 상에 유전체막 및 제 2 폴리 실리콘막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 하드 마스크 패턴은 스크린 산화막 및 질화막이 순차적으로 적층되어 이루어진 플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서, 상기 하드 마스크 패턴 제거 단계는식각 공정으로 상기 질화막을 소정 두께만큼 식각하여 상기 소자 분리막을 소정 두께만큼 돌출시키는 단계;식각 공정으로 돌출된 상기 소자 분리막의 측벽을 소정 두께만큼 식각하는 단계;식각 공정으로 잔류하는 상기 질화막을 제거하여 상기 소자 분리막을 소정 두께 만큼 돌출시키는 단계; 및식각 공정으로 노출된 상기 소자 분리막의 측벽을 식각하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 폴리 실리콘막 형성 단계는상기 터널 산화막을 포함한 상기 반도체 기판 전체 구조 상에 CVD 공정으로 비정질 실리콘막을 증착하는 단계; 및열처리 공정을 실시하여 상기 비정질 실리콘막을 폴리 실리콘막으로 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 CVD 공정은 500℃~600℃의 온도에서 실시하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 폴리 실리콘막의 도핑 농도는 10E19ions/cm3 ~ 10E23ions/cm3 인 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 U자형 상기 제 1 폴리 실리콘막의 두께는 200Å~1000Å인 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼막은 CVD 공정을 이용한 TEOS, 질화막, HTO, MTO, HDP 산화막을 사용하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼막의 두께는 100Å~1000Å인 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼막 제거시 노출된 상기 소자 분리막을 동시에 식각하여 상기 반도체 기판 상에 돌출된 상기 소자 분리막의 두께를 조절하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050053355A KR100691939B1 (ko) | 2005-06-21 | 2005-06-21 | 플래시 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050053355A KR100691939B1 (ko) | 2005-06-21 | 2005-06-21 | 플래시 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060133640A KR20060133640A (ko) | 2006-12-27 |
| KR100691939B1 true KR100691939B1 (ko) | 2007-03-09 |
Family
ID=37812391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050053355A KR100691939B1 (ko) | 2005-06-21 | 2005-06-21 | 플래시 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100691939B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100953040B1 (ko) * | 2006-12-28 | 2010-04-14 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR101044004B1 (ko) * | 2007-07-03 | 2011-06-24 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 금속배선 형성방법 |
| CN105789212A (zh) * | 2014-12-24 | 2016-07-20 | 上海格易电子有限公司 | 一种闪存存储单元及制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020096610A (ko) * | 2001-06-21 | 2002-12-31 | 삼성전자 주식회사 | 플로팅 게이트를 갖는 불휘발성 메모리 장치 및 그 제조방법 |
| KR20040045110A (ko) * | 2002-11-22 | 2004-06-01 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 제조방법 |
| KR20050002422A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 플래시 소자의 제조 방법 |
| KR20060112450A (ko) * | 2005-04-27 | 2006-11-01 | 삼성전자주식회사 | Ｕ자형 부유 게이트를 가지는 플래시 메모리 제조방법 |
-
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- 2005-06-21 KR KR1020050053355A patent/KR100691939B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020096610A (ko) * | 2001-06-21 | 2002-12-31 | 삼성전자 주식회사 | 플로팅 게이트를 갖는 불휘발성 메모리 장치 및 그 제조방법 |
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| KR20050002422A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 플래시 소자의 제조 방법 |
| KR20060112450A (ko) * | 2005-04-27 | 2006-11-01 | 삼성전자주식회사 | Ｕ자형 부유 게이트를 가지는 플래시 메모리 제조방법 |
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|---|---|
| KR20060133640A (ko) | 2006-12-27 |
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