KR20050002422A - 플래시 소자의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 69
- 229920005591 polysilicon Polymers 0.000 claims abstract description 69
- 238000000034 method Methods 0.000 claims abstract description 67
- 238000002955 isolation Methods 0.000 claims abstract description 38
- 150000004767 nitrides Chemical class 0.000 claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005498 polishing Methods 0.000 claims abstract description 10
- 238000011049 filling Methods 0.000 claims abstract description 4
- 239000000126 substance Substances 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 5
- 239000010408 film Substances 0.000 description 165
- 239000010410 layer Substances 0.000 description 58
- 238000004140 cleaning Methods 0.000 description 15
- 230000008878 coupling Effects 0.000 description 13
- 238000010168 coupling process Methods 0.000 description 13
- 238000005859 coupling reaction Methods 0.000 description 13
- 238000000151 deposition Methods 0.000 description 13
- 238000005530 etching Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 9
- 230000008021 deposition Effects 0.000 description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 7
- 229910021342 tungsten silicide Inorganic materials 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000007517 polishing process Methods 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- UAJUXJSXCLUTNU-UHFFFAOYSA-N pranlukast Chemical compound C=1C=C(OCCCCC=2C=CC=CC=2)C=CC=1C(=O)NC(C=1)=CC=C(C(C=2)=O)C=1OC=2C=1N=NNN=1 UAJUXJSXCLUTNU-UHFFFAOYSA-N 0.000 description 3
- 229960004583 pranlukast Drugs 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000000779 smoke Substances 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012216 screening Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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Abstract
본 발명은 플래시 소자의 제조 방법에 관한 것으로, 본 발명은 플로팅 게이트 전극을 유(U)자형으로 형성하고, 폴리 실리콘막과 버퍼막의 비율을 조절하여 평탄화 공정을 안정화 할 수 있고, 평탄화 공정의 안정화로 인해 웨이퍼 전체적으로 균일한 플로팅 게이트 전극을 형성할 수 있으며, 균일한 플로팅 게이트 전극으로 인해 소자간의 커플링 비의 차를 줄임으로써 프로그램과 소거 속도를 증가시킬 수 있는 플래시 소자의 제조 방법을 제공한다.
Description
본 발명은 플래시 소자의 제조 방법에 관한 것으로, 플래시 소자의 플로팅 게이트 전극 패턴을 균일하게 형성할 수 있는 플래시 소자의 제조 방법을 제공한다.
최근의 플래시 메모리는 셀의 사이즈가 줄어들면서 셀에서 부유 게이트 간의 간격 및 커플링(Coupling)에 가장 큰 영향을 미치는 소자 분리막(Field Oxide)의 오버랩(Overlap) 조절에 어려움이 있다. 플래시 메모리의 소자분리 공정은 보통 셀로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI)을 이용하는데, 마스크 패터닝(Mask Pattering)을 이용한 플로팅 게이트 전극의 분리시 마스크의 임계치수(Critical Dimension; CD)의 변화에 따른 웨이퍼의 균일성(Uniformity)가 불량하여 규격이 일정한 플로팅 게이트의 구현이 용이하지 않는 문제점들이 발생한다. 이로써, 커플링 비(Coupling Ratio)가 변화하게 되고 이에 따른 프로그램(Program) 및 소거(Erase)등의 플래시 메모리 동작이 실패하게 된다. 또한, 플래시 소자의 셀 사이즈가 줄어들면서 소자분리막의 오버랩을 형성하여 주는 소자분리공정의 마스크와 폴리실리콘 형성 공정의 마스크 사이에 불일치(Misalign)가 발생하여 소자 특성에 불리한 영향을 끼지고 있다.
일반적으로 소자 분리막은 자기 정렬 플로팅 게이트(Self Aligned Floating)를 형성하는 공정을 통해 함께 형성한다. 패드 질화막을 증착하여 패터닝 함으로써, 반도체 기판에 트렌치를 형성하고, 식각 손상을 보상하기 위한 희생산화막 및측벽산화막의 두께를 조절하여 최종 소자 분리막의 오버랩의 50% 이상을 형성한다. 이후, 라이너를 증착하고, 트렌치 절연막을 증착하여 트렌치를 매립한다. 평탄화 공정을 진행하고, 질화막 스트립 공정을 실시하여 상부 구조가 돌출된 형상의 소자 분리막을 형성한다. 이후 습식 세정공정을 실시하여 반도체 기판 전면에 걸쳐 고르게 식각한다. 터널 산화막 및 제 1 폴리 실리콘을 증착한 다음 화학 기계적 연막공정(Chemical Mechanical Polishing; CMP)을 이용한 평탄화 공정을 진행한다. 이때 셀 영역(Cell Region)과 주변회로 영역(Peripheral Region)의 패턴밀도(Pattern Density)의 차이에 따라 평탄화 후에 남아 있는 제 1 폴리 실리콘막의 차가 심하게 발생한다. 이러한 제 1 폴리 실리콘막 차에 의해 후속 게이트 식각공정시 활성영역의 기판을 손상시키는 문제가 발생한다. 활성영역의 손상은 터널 산화막의 특성을 저하시키는 원인이 된다.
또한, 상술한 바와 같은 제 1 폴리 실리콘막의 두께 변화는 플래시 소자의 동작에 있어서도 큰 문제를 일으키게 된다. 플래시 셀의 동작은 게이트에 전계를 인가하여 플로팅 게이트에 전자를 삽입 혹은 제거함으로써 셀의 프로그램과 이레이져 상태를 구분하게 된다. 이를 구분하기 위한 중요요소로써 게이트 커플링비(Gate Coupling Ratio; C/R)가 있다.
도 1a 및 도 1b는 종래의 플래시 소자의 커플링 비를 설명하기 위한 개념도 들이다.
도 1a 및 도 1b를 참조하면, 커플링비(C/R)는 플로팅 게이트를 감싸고 있는 모든 산화물 또는 질화물의 정전용량의 합에서 컨트롤 게이트와의 계면을 이루는ONO 구조의 유전체막의 정전용량의 비로써 결정된다. 또한, 인접한 플로팅 게이트간의 정전용량도 커플링비에 영향을 미치는 요소가 된다. 커플링비를 'C/R'이라고 하고, ONO구조의 유전체막의 정전용량을 CONO라고 하고, 터널 산화막의 정전용량을 CTox라고 하고, 정션의 정전용량을 CJ라고하고, 수직방향의 플로팅 게이트에 의한 정전용량은 C(0,1)이라고 하고, 대각선 방향의 플로팅 게이트에 의한 정전용량은 C(1,1)이라고 할 경우, 커플링 비는 다음과 같다.
상술한 식에서와 같이 인접한 플로팅 게이트 패턴간의 차가 발생하게 될 경우, C(0,1)과 C(1,1)이 서로 변화하게 되어 결국 소자의 커플링비를 변화시키게 되는 문제가 발생한다. 따라서, 균일한 패턴의 플로팅 게이트 패턴을 형성함이 소자의 동작에 있어서 매우 중요한 요소이다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 플로팅 게이트 전극을 유(U)자형으로 형성하고, 그 상부에 버퍼막을 증착하여 평탄화 공정을 진행함으로써, 균일한 플로팅 게이트 패턴을 형성할 수 있는 플래시 소자의 제조 방법을 제공한다.
도 1a 및 도 1b는 종래의 플래시 소자의 커플링 비를 설명하기 위한 개념도 들이다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 112 : 터널 산화막
114, 122, 150 : 폴리 실리콘 116 : 패드 질화막
118 : 트렌치 120 : 소자 분리막
124 : 버퍼막 130 : 플로팅 게이트 전극
140 : 유전체막 152 : 텅스텐 실리사이드막
160 : 컨트롤 게이트 전극
본 발명에 따른 반도체 기판 상에 터널 산화막, 제 1 폴리 실리콘막 및 패드 질화막을 형성하는 단계와, 상기 패드 질화막, 상기 제 1 폴리 실리콘막, 상기 터널 산화막 및 상기 반도체 기판을 패터닝 하여 트렌치를 형성한 다음 하는 단계와, 상기 트렌치를 HDP 산화막으로 매립한 후, 상기 패드 질화막을 정지층으로 하는 제 1 평탄화 공정을 실시하여 소자 분리막을 형성하는 단계와, 질화막 스트립 공정을 실시하여 잔류하는 패드 질화막을 제거하여 상기 소자 분리막의 일부가 돌출되도록 하는 단계와, 전체 구조상에 그 단차를 따라 제 2 폴리 실리콘막을 형성한 다음 버퍼막을 형성하는 단계와, 제 2 평탄화 공정을 실시하여 상기 버퍼막 및 상기 제 2 폴리 실리콘막의 일부를 제거하여 상기 소자분리막의 돌출부를 노출시킴으로써 플로팅 게이트 전극을 형성하는 단계와, 잔류하는 버퍼 산화막과 상기 소자분리막의 돌출부의 일부를 제거하는 단계 및 전체 구조상에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(110) 상에 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역할을 하는 스크린 산화막(미도시)을 증착한 다음 이온주입을 실시하여 웰(미도시)과 문턱전압 조절을 위한 이온층(미도시)을 형성한다. 상기 스크린 산화막을 제거한 다음 터널 산화막(112), 제 1 폴리 실리콘막(114) 및 패드 질화막(116)을 증착한다.
상기 스크린 산화막 형성전 반도체 기판(110)의 세정을 위해 H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2및 H2O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시하는 것이 효과적이다. 750 내지 800℃의 온도범위 내에서 건식 또는 습식 산화를 실시하여 30 내지 120Å 두께의 상기 스크린 산화막을 형성하는 것이 바람직하다.
상기 스크린 산화막은 터널 산화막(112) 증착전의 세정공정을 통해 제거하는 것이 바람직하다. 이온 주입 후, H2O 와 HF의 혼합비율이 50:1인 DHF와, NH4OH, H2O2및 H2O로 구성된 SC-1을 이용하여 상기 스크린 산화막을 식각하는 것이 바람직하다.
터널 산화막(112)을 750 내지 800℃의 온도에서 습식 산화방식으로 85 내지 110Å의 두께로 형성하고, 터널 산화막(112) 증착 후 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분간 열처리 공정을 실시함으로서 터널 산화막(112)과 반도체 기판(110)간의 계면의 결함 밀도를 최소화한다.
제 1 폴리 실리콘막(114)은 CVD 계열의 증착방법을 통해 250 내지 500Å의 두께의 도핑되지 않은 비정질 실리콘막을 이용하여 형성하는 것이 바람직하다. 이로써 제 1 폴리 실리콘막(114)은 입도가 최소화되어 전계 집중을 방지할 수 있도록 하는 것이 효과적이다. 제 1 폴리 실리콘막(114) 상에 CVD계열의 증착방법으로 약 1500 내지 20000Å정도의 높은 두께로 패드 질화막(116)을 형성한다. 패드 질화막의 증착 두께는 후속 공정에 의해 형성될 제 2 폴리 실리콘막(114)의 두께와 동일하게 하는 것이 가장 바람직하다. 제 1 폴리 실리콘막(114)은 플로팅 게이트의 오버랩을 결정할 수 있다. 패드 질화막(116)은 후속 식각 또는 화학 기계적 연마 공정에 의해 축소되는 두께 및 커플링을 감안하여 형성하는 것이 바람직하다.
도 2b를 참조하면, 패드 질화막(116), 제 1 폴리 실리콘막(114), 터널 산화막(112) 및 반도체 기판(110)을 ISO(Isolation) 마스크 패터닝(ISO mask patterning)을 통해 순차적으로 식각하여 STI(Shallow Trench Isolation)구조의 트렌치(trench; 118)를 형성하여 활성 영역과 필드 영역을 정의한다.
ISO 마스크의 임계치수는 ISO BV를 만족할 수 있도록 제어하는 것이 바람직하다. 트렌치(118) 형성을 위해 전체 구조 상부에 감광막을 도포한 다음 감광막 마스크를 이용한 포토리소그라피 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 패드 질화막(116), 제 1 폴리 실리콘막(114), 터널 산화막(112) 및 반도체 기판(110)을 식각하여 STI 구조의 트렌치(118)를 형성한다. 트렌치(118)를 형성함에 있어서 반도체 기판(110)은 75 내지 85°기울기를 갖도록 식각을 수행한다. 패드 질화막(116)은 수직한 형상을 갖도록 하여 후속 플로팅 게이트용 폴리 막의 슬루프에 유리하도록 하며 식각마진을 확보하도록 하는 것이 바람직하다.
도 2c를 참조하면, STI 구조의 트렌치(118) 측벽의 식각 데미지(Damage)를 보상하기 위한 건식산화공정을 실시하여 트렌치(118)의 코너부분을 라운딩한다. 전체 구조 상부에 고온 산화막(High Temperature Oxide; HTO)을 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(미도시)을 형성한다. 전체 구조 상부에 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 증착하여 트렌치(118) 내부를 매립한다. 패드 질화막(116)을 정지층으로 하는 제 1 평탄화 공정을 실시하여 패드 질화막(116) 상의 HDP 산화막 및 라이너 산화막을 제거한다. 이로써 소자간의 고립을 위한 소자 분리막(120)을 형성한다.
건식 산화공정은 산화공정을 실시한 다음 질소(N2) 분위기 하에서 급속 열처리(Rapid Thermal Process; RTP)를 진행하는 것이 바람직하다. 이로써, 실리콘의 자동 마이그레이션(Si Atomic Migretion) 현상을 이용하여 트렌치(118)의 상부와 하부의 각진 모스리 부위를 둥글게 라운딩 처리하여 보다 안정적인 소자 분리막(120)을 형성하도록 하는 것이 바람직하다.
라이너 산화막은 900℃ 이상의 고온에서 실시하는 것이 바람직하다. 라이너 산화막은 조직이 치밀해져 식각 저항성이 증가하고 소자분리막(120) 구현시 모우트(moat; STI 산화막 가장자리 부분이 움푹 패이는 현상) 형성을 억제할 수 있고, 누설 전류를 방지할 수 있다. HDP 산화막은 트렌치(118) 공백을 채우기 위해 4000 내지 10000Å정도의 두께로 형성하되, 트랜치 내부에 보이드가 형성되지 않도록 매립하는 것이 바람직하다.
제 1 평탄화 공정은 패드 질화막(116)을 정지막으로 하는 화학 기계적 연마공정을 실시하는 것이 바람직하다. CMP 공정에 의해 원하는 두께의 질화막을 남기는 방법으로 진행하여 적정 두께의 HDP 산화막을 잔류시킨다. 패드 질화막(116)상에 잔존할 가능성이 있는 산화막을 제거하기 위해 BOE또는 HF를 이용한 포스트 세정 공정을 실시한다. 이때 과도한 식각이 되어 HDP 산화막의 높이가 감소하는 것을 최대한 억제해야 한다. HDP 산화막은 트렌치(118) 내부를 매립하고, 그 상부가 돌출된 형태가 되어 후속 공정에 의해 형성되는 플로팅 게이트 전극들을 서로 고립을 하는 소자 분리막(120)이 된다.
도 2d 및 도 2e를 참조하면, 인산(H3PO4)을 이용한 질화막 스트립(nitride strip) 공정을 수행하여 패드 질화막(116)을 식각한다. DHF를 이용한 전처리 세정 공정을 실시하여 제 1 폴리 실리콘막(114) 상부에 형성된 자연산화막과 잔류물들을 제거한다. 전체 구조 상부에 그 단차를 따라 제 2 폴리 실리콘막(122)을 형성한다. 전체 구조 상부에 버퍼막(124)을 형성한다.
스트립 공정을 실시하여 제 1 폴리 실리콘막(114)을 노출시킨 다음, 습식 세정공정을 실시하여 제 1 및 제 2 폴리 실리콘막(114 및 122)간의 계면효과를 최소화한다. 제 1 폴리 실리콘막(114)과 소자분리막(120)의 단차는 후속 공정에 의해 형성될 제 2 폴리 실리콘막(122)에서 사용하는 두께 정도인 200 내지 300Å 두께 잔류되도록 한다. 세정공정을 통해 소자 분리막(120)과 폴리 실리콘막과의 오버랩을 형성한다. 습식 세정을 실시할 경우 세정 시간을 과도하게 할 경우 셀 지역의 모우트에 영향을 미칠 뿐만 아니라 트렌지스터 형성영역에 더 큰 영향을 미칠 수 있으므로 이러한 현상이 발생하지 않도록 세정 시간을 알맞게 조절하여야 한다. 이로써, 소자분리막(120)은 제 1 폴리 실리콘막(114) 상부로 돌출된다. 전처리 세정공정과 제 2 폴리 실리콘막(122) 증착까지의 지연 시간을 2시간 이내로 하여 추가적인 자연 산화막의 성장을 억제한다.
제 2 폴리 실리콘막(122)은 도핑처리된 막과 도핑처리되지 않은 막(doped and undoped)의 2층구조로, CVD 계열의 증착방법을 이용하여 도핑된 폴리 실리콘막을 형성하는 것이 바람직하다. 또한, 제 2 폴리 실리콘막(122)은 200 내지 1000Å 두께로 형성하는 것이 바람직하다. 또한, 제 2 폴리 실리콘막(122)은 200 내지 500Å 두께로 형성하는 것이 더욱 바람직하다. 제 2 폴리 실리콘막(122)을 돌출된 소자 분리막(120)을 매립하도록 형성하지 않고, 그 단차를 따라 형성하는 것이 바람직하다.
버퍼막(124)은 폴리 실리콘막과의 화학 기계적 연마시 연마선택비의 차가 없는 막으로 형성하는 것이 바람직하다. 버퍼막(124)은 산화막 계열의 물질막 및/또는 질화막 계열의 물질막을 사용하는 것이 바람직하다. 버퍼막(124)으로 PE-TEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), PE-Nit, PSG(Phosphorus Silicate Glass) 및 BPSG(Boron Phosphorus Silicate Glass) 중 적어도 어느 하나를 사용하여 형성하는 것이 더욱 바람직하다. 본 실시에에서는 버퍼막(124)으로 산화막 계열의 물질막을 이용하여 형성한다. 산화막 계열의 물질막으로 PE-TEOS를 사용하는 것이 바람직하다. 버퍼막(124)은 100 내지 1000Å 두께로 증착하여 후속 평탄화 공정의 변화량을 방지하기 위한 버퍼역할을 하는 것이 효과적이다. 버퍼막(124)은 500 내지 1000Å 두께로 형성하는 것이 더욱 바람직하다.
플로팅 게이트 전극 두께의 균일성을 향상시키기 위해 버퍼막(124)과 제 2 폴리 실리콘막(122)간의 비율을 알맞게 유지 하는 것이 효과적이다. 따라서, 셀 전체에서 제 2 폴리 실리콘막(122)과 버퍼막(124)의 비율을 30 내지 70%의 비율을 유지 하도록 하는 것이 바람직하다. 제 2 폴리 실리콘막(122)과 버퍼막(124)의 비율을 40 내지 60%의 비율을 유지 하도록 하는 것이 더욱 바람직하다. 비율은 돌출된 소자 분리막(120) 사이 영역에서 형성되는 제 2 폴리 실리콘막(122)과 버퍼막(124)의 비율을 지칭한다. 즉, 상기의 비율은 요철 영역이 완전히 매립도록 하기 위한 비율로써, 돌출되는 영역에 따라 그 비율이 가변적으로 변할 수 있다. 상기의 비율(제 2 폴리 실리콘막의 증착 두께에 따라)을 통해 소자의 커플링 비가 0.6 이상이 되도록 할 수 있다.
도 2f를 참조하면, 화학 기계적 연막공정을 이용한 평탄화 공정을 통해 소자 분리막(120) 상부의 버퍼막(124)과 제 2 폴리 실리콘막(122)을 제거하여 소자 분리막(120)간의 제 2 폴리 실리콘막(122)을 전기적으로 고립함으로써, 플로팅 게이트 전극(130)을 형성한다. 세정공정을 실시하여 잔류하는 버퍼막(124)과 플로팅 게이트 전극(130) 패턴간의 소자 분리막(120)의 일부를 식각한다.
본 발명에 따른 플로팅 게이트 전극(130)의 형상은 유(U)자형으로 형성하여 후속 공정의 유전체막과의 접촉면적이 최대가 되도록 하는 것이 바람직하다(도 2f의 K영역 참조). 평탄화 공정을 통해 제 1 및 제 2 폴리 실리콘막(114 및 122)으로 구성된 플로팅 게이트 전극(130)은 1000 내지 2500Å 두께로 균일하게 형성하는 것이 바람직하다. 평탄화 공정은 화학 기계적 연마 공정시 산화막(버퍼막)과 폴리 실리콘막간의 연마 비율이 1 : 4.X(X= 자연수)가 되도록 하는 것이 바람직하다. 또한, 화학 기계적 연막 공정은 패턴 밀도가 밀한지역(셀 영역)의 산화막(버퍼막)이 패턴 밀도가 소한 지역(주변회로 영역)의 산화막에 비해 연마되는 비율이 높은 조건하에서 실시하는 것이 바람직하다. 화학 기계적 연마 공정은 제 2 폴리 실리콘막(122)이 고리될때까지 실시하는 것이 바람직하고, 고립된 제 2 폴리 실리콘막(122)의 손실이 최대한 발생되지 않도록 하는 것이 바람직하다. 뿐만 아니라 화학 기계적 연막 공정은 패턴 밀도가 소한 지역(주변회로 영역)의 폴리 실리콘막이 패턴 밀도가 밀한지역(셀 영역)의 폴리 실리콘막에 비해 연마되는 비율이 높은 조건하에서 실시하는 것이 바람직하다. 연마되는 비율이 높음은 화학 기계적 연마공정을 통해 제거되는 비율이 높음을 지칭한다.
습식 세정공정을 실시하여 잔류하는 버퍼막(124)과 플로팅 게이트 전극(130) 패턴간의 소자 분리막(120)의 일부를 식각한다. 이때 소자 분리막(120)은 노출된영역을 기준으로 1000Å 이상 제거하는 것이 바람직하다. 습식 세정공정은 BOE또는 HF를 이용하는 것이 바람직하다.
도 2g를 참조하면, 유(U)자 형의 플로팅 게이트 전극(130)이 형성된 반도체 기판(110)상에 그 단차를 따라 유전체막(140)을 형성하고, 유전체막(140) 상에 컨트롤 게이트를 형성하기 위한 물질막인 제 3 폴리 실리콘막(150)과 텅스텐 실리사이드막(WSix; 152)을 순차적으로 형성한 다음, 유전체막(140), 제 3 폴리 실리콘막(150)과 텅스텐 실리사이드막(152)을 패터닝 하여 컨트롤 게이트 전극(160)을 형성한다.
유전체막(140)으로는 반도체 소자에서 사용하는 다양한 형태의 유전체막을 증착하되, 본 실시예에서는 ONON(산화막/질화막/산화막/질화막(SiO2-Si3N4-SiO2-Si3N4)) 또는 ONO구조의 유전체막(140)을 증착한다. ONON 증착후, ONON을 구성하고 있는 산화막의 질을 향상시키고 각 층간의 인터페이스(interface)를 강화하기 위해 습식 산화방식으로 약 750 내지 800℃ 온도에서 모니터링 웨이퍼(monitoring wafer)를 기준으로 약 150 내지 300Å의 두께로 산화 되도록 스팀 어닐(steam anneal)을 수행할 수 있다. 나아가 상기 ONO공정과 상기 스팀 어닐을 수행시 각 공정간의 지연시간이 수 시간 이내의 시간 지연이 없는 공정을 진행하여 자연 산화막 또는 불순물에 오염되는 것을 방지하도록 한다.
제 3 폴리 실리콘막(150)은 텅스텐 실리사이드(152) 증착시 유전체막(140)에 치환 고용되어 산화막 두께를 증가시킬 수 있는 불산의 확산을 방지하기 위해 도핑처리된 막과 도핑처리되지 않은 막(doped and undoped)의 2중구조로, 약 510 내지 550℃의 온도와 0.1 내지 3torr의 압력 하에서 LP-CVD방식으로 비정질 실리콘 막으로 증착하는 것이 바람직하다. 이때 도핑처리된 막과 도핑처리되지 않은 막의 비율을 1:2 내지 6:1의 비율로 하고, 플로팅 게이트 전극(130) 사이의 공간이 충분히 매립이 되도록 약 500 내지 1000Å두께로 상기 비정질 실리콘 막을 형성함으로써, 후속 텅스텐 실리사이드(152) 증착시 틈 형성을 억제하여 워드라인 저항(Rs)을 감소시킬 수 있다. 상기의 2중구조의 제 3 폴리 실리콘막(150) 층을 형성할 때 SiH4또는 Si2H6와 PH3가스를 이용하여 도핑처리된 막을 형성하고 이후 PH3가스를 차단하고 연속적으로 도핑치리되지 않은 막을 형성하는 것이 바람직하다.
텅스텐 실리사이드막(152)을 낮은 불소 함유와 낮은 포스트 어닐드 스트레스(post annealed stress) 그리고 좋은 접착 강도를 갖는 MS(SiH4) 또는 DCS(SiH2CL2)와 WF6의 반응을 이용하여 300 내지 500℃사이의 온도에서 적절한 스텝 커버리지(step coverage)를 구현하고, 워드라인 저항(Rs)을 최소화시킬 수 있는 화학적양론비인 2.0 내지 2.8 정도로 성장시키는 것이 좋다.
텅스텐 실리사이드막(152)상에 SiOxNy또는 Si3N4를 이용하여 도시되지 않은 하드마스크막(미도시) 및 ARC층(미도시)을 증착하고, 게이트 마스크와 에칭(Gate mask and etching)공정과 셀프 얼라인드 마스크와 에칭(Self aligned mask and etching) 공정을 수행하여 컨트롤 게이트 전극(160)을 형성하는 것이 바람직하다.
이뿐만 아니라 플로팅 게이트 전극을 형성하기 위한 물질막인 제 2 폴리 실리콘막의 증착공정은 산화 격리막(돌출된 소자 분리막)을 형성하지 않고, 유(U)자 형상의 플로팅 게이트를 형성할 수 있다. 즉, 폴리 실리콘막을 증착한 다음 소정의 식각공정을 실시하여 유(U)자 형상의 플로팅 게이트 전극을 형성할 수 있다.
제 2 폴리 실리콘막 증착시 폴리 실리콘의 국부적인 산화를 통해 요철 형태의 플로팅 게이트 전극을 형성할 수도 있다. 이를 위해 제 2 폴리 실리콘막 상에 산화 방지막으로 산화막계열의 물질막을 증착 한 다음 요철 형성부분을 개방하여 열 공정으로 폴리 실리콘막의 국부적으로 산화 시키는 것이 바람직하다. 산화 방지막으로, 산화막 계열의 물질막 뿐만 아니라 질화막 계열의 물질막을 사용할 수도 있다. 국부적 산화 공정후, 습식 또는 건식 식각을 실시하여 폴리 실리콘막 상부에 형성된 산화 방지막을 제거하는 것이 바람직하다.
이후 정션형성을 위한 이온주입 공정 및 콘택플러그 형성을 위한 층간 절연막 증착공정을 실시할 수 있다.
상술한 바와 같이, 본 발명은 플로팅 게이트 전극을 유(U)자형으로 형성하고, 폴리 실리콘막과 버퍼막의 비율을 조절하여 평탄화 공정을 안정화 할 수 있다.
또한, 평탄화 공정의 안정화로 인해 웨이퍼 전체적으로 균일한 플로팅 게이트 전극을 형성할 수 있다.
또한, 균일한 플로팅 게이트 전극으로 인해 소자간의 커플링 비의 차를 줄임으로써 프로그램과 소거 속도를 증가시킬 수 있다.
또한, 소자 분리막의 잔류를 습식 클리닝 시간 조절을 이용함으로써 작은 사이즈의 소자 구현이 용이하다.
Claims (6)
- 반도체 기판 상에 터널 산화막, 제 1 폴리 실리콘막 및 패드 질화막을 형성하는 단계;상기 패드 질화막, 상기 제 1 폴리 실리콘막, 상기 터널 산화막 및 상기 반도체 기판을 패터닝 하여 트렌치를 형성하는 단계;상기 트렌치를 HDP 산화막으로 매립한 후, 상기 패드 질화막을 정지층으로 하는 제 1 평탄화 공정을 실시하여 소자 분리막을 형성하는 단계;질화막 스트립 공정을 실시하여 잔류하는 패드 질화막을 제거하여 상기 소자 분리막의 일부가 돌출되도록 하는 단계;전체 구조상에 그 단차를 따라 제 2 폴리 실리콘막을 형성한 다음 버퍼막을 형성하는 단계;제 2 평탄화 공정을 실시하여 상기 버퍼막 및 상기 제 2 폴리 실리콘막의 일부를 제거하여 상기 소자분리막의 돌출부를 노출시킴으로써 플로팅 게이트 전극을 형성하는 단계;잔류하는 버퍼 산화막과 상기 소자분리막의 돌출부의 일부를 제거하는 단계; 및전체 구조상에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 폴리 실리콘막은 상기 돌출된 소자 분리막의 단차를 따라 200 내지 1000Å 두께로 형성하되, 상기 돌출된 소자 분리막 패턴들 간을 완전히 매립하지 않도록 하는 플래시 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼막으로 산화막 계열의 물질막 및/또는 질화막 계열의 물질막을 사용하여 100 내지 1000Å 두께로 형성하는 플래시 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 폴리 실리콘막과 상기 버퍼막의 비율이 30 내지 70%인 플래시 소자의 제조 방법.
- 제 1 항에 있어서,상기 플로팅 게이트 전극의 형상이 U자형인 플래시 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 평탄화 공정으로 패턴밀도가 밀한영역의 상기 버퍼막의 연마비율이 높고, 패턴 밀도가 소한영역의 상기 제 2 폴리 실리콘막의 연마비율이 높은 화학 기계적 연마를 실시하는 플래시 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0043800A KR100523920B1 (ko) | 2003-06-30 | 2003-06-30 | 플래시 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0043800A KR100523920B1 (ko) | 2003-06-30 | 2003-06-30 | 플래시 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050002422A true KR20050002422A (ko) | 2005-01-07 |
| KR100523920B1 KR100523920B1 (ko) | 2005-10-25 |
Family
ID=37217951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0043800A KR100523920B1 (ko) | 2003-06-30 | 2003-06-30 | 플래시 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100523920B1 (ko) |
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| KR100523920B1 (ko) | 2005-10-25 |
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