KR100833427B1 - 데이터 보존 특성을 향상시킬 수 있는 플래시 메모리 소자 - Google Patents
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Abstract
본 발명은 데이터 보존 특성을 향상시킬 수 있는 플래시 메모리 소자에 관한 것으로, 플로팅 게이트의 높이를 종래의 플로팅 게이트의 높이보다 낮게 하거나, 플로팅 게이트와 소자분리막간 오버랩 폭을 종래의 플로팅 게이트와 소자분리막간 오버랩 폭보다 작게 되도록 구성하여 모바일 이온의 영향을 받는 플로팅 게이트의 표면적을 줄임으로써, 플래시 메모리 셀에서 데이터 리텐션(data retention) 특성을 향상시킬 수 있다.
멀티 레벨 셀, 데이터 리텐션, 문턱전압, 모바일 이온, 플로팅 게이트
Description
도 1은 싱글 레벨 셀의 문턱전압 분포를 나타낸 그래프.
도 2는 멀티 레벨 셀의 문턱전압 분포를 나타낸 그래프.
도 3은 리텐션 테스트에 따른 싱글 레벨 셀의 문턱전압 분포 변화를 나타낸 그래프.
도 4는 리텐션 테스트에 따른 멀티 레벨 셀의 문턱전압 분포 변화를 나타낸 그래프.
도 5는 일반적인 플래시 메모리 소자에서 모바일 이온에 의한 영향을 나타낸 단면도.
도 6은 본 발명의 실시예에 따른 플래시 메모리 소자의 셀 어레이를 나타낸 회로도.
도 7은 도 6의 레이 아웃도.
도 8은 도 7의 I-I'선에 따른 플래시 메모리 셀의 단면도
도 9는 도 7의 Ⅱ-Ⅱ'선에 따른 플래시 메모리 셀의 단면도
도 10은 도 8 및 도 9에 도시된 플로팅 게이트의 구조를 설명하기 위한 개념 도.
도 11은 기존의 플래시 메모리 셀과 본 발명에 따른 플래시 메모리 셀의 리텐션 테스트 후 문턱 전압 변화값을 나타낸 특성 그래프.
<도면의 주요 부분에 대한 부호의 설명>
60 : 반도체 기판 61 : 소자분리막
62 : 터널 산화막 63 : 플로팅 게이트
64 : 유전체막 65 : 컨트롤 게이트
66 : 층간 절연막
본 발명은 데이터 보존 특성을 향상시킬 수 있는 플래시 메모리 소자에 관한 것으로, 특히 데이터 리텐션(data retention) 특성을 향상시키기 위한 플래시 메모리 소자에 관한 것이다.
도 1은 싱글 레벨 셀(Single Level Cell : SLC)의 문턱전압(Vt) 분포를 나타낸 그래프이고, 도 2는 멀티 레벨 셀(Multi Level Cell)의 문턱전압 분포를 나타낸 그래프이고, 도 3은 리텐션 테스트(retention test)로 인한 싱글 레벨 셀의 문턱전압 분포 변화를 나타낸 그래프이고, 도 4는 리텐션 테스트로 인한 멀티 레벨 셀의 문턱전압 분포 변화를 나타낸 그래프이다.
도 1 및 도 2에 나타난 바와 같이, 싱글 레벨 셀에서와 달리 멀티 레벨 셀의 경우 프로그램(program) 상태가 3가지로 나누어진다. 따라서, 셀 문턱전압 분포 폭이 좁고 리드 바이어스 마진(read bias margin)도 작다.
데이터 리텐션(date retention) 특성을 테스트하기 위하여 250℃에서 168시간 동안 베이크(bake) 공정을 실시할 경우, 싱글 레벨 셀에서는 도 3에 나타낸 바와 같이 문턱전압이 0.3V 정도 쉬프트(shift)되지만, 프로그램 셀(program cell)과 이레이즈 셀(erase cell)을 구분할 수 있는 충분한 리드 마진을 갖는다.
그러나, 멀티 레벨 셀의 경우, 도 4에 나타낸 바와 같이 리텐션 테스트 후 3개의 프로그램 스테이트(program state) 중 '01' 프로그램 스테이트의 문턱전압이 0.35V 정도 쉬프트되기 때문에, 프로그램 스테이트를 구분해주는 리드 바이어스 마진이 부족하여 데이터 리텐션 측면에서 취약한 특성을 나타낸다.
멀티 레벨 셀에서 리텐션 테스트 후 문턱전압이 쉬프트하는 주 원인은 플로팅 게이트 주위를 감싸고 있는 절연막에 포함된 모바일 이온(Na+ 등) 때문으로 판단된다.
도 5에 나타낸 바와 같이, 프로그램된 셀 주위에 있는 절연막(16)내에 포지티브(positive) 또는 네거티브(negative) 전하로 구성되는 모바일 이온이 포함되어 있으면, 리텐션 테스트를 위한 베이크 공정 동안 모바일 이온이 반대 전하를 가진 플로팅 게이트(12) 주위로 이동하여 셀 문턱전압을 떨어뜨린다.
도 5에서 미설명된 도면 부호 10은 반도체 기판, 11은 터널 산화막, 13은 유 전체막, 14는 컨트롤 게이트용 폴리실리콘막 15는 텅스텐 실리사이드막을 각각 나타낸다.
이에 대하여, 본 발명이 제시하는 데이터 보존 특성을 향상시킬 수 있는 플래시 메모리 소자는 컨트롤 게이트와의 커플링 비를 유지하면서 모바일 이온에 위한 영향이 최소화되도록 플로팅 게이트의 단면적을 감소시켜 셀 문턱전압의 변화를 최소화함으로써 플래시 메모리 셀의 데이터 리텐션 특성을 향상시킬 수 있다.
본 발명의 제1 실시예에 따른 플래시 메모리 소자는 소자 분리 영역과 활성 영역으로 구분되고 소자 분리 영역에 소자 분리막이 형성된 반도체 기판, 및 활성 영역 상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트의 적층구조로 형성된 플래시 메모리 셀들이 연결된 다수의 워드라인을 포함하며, 워드라인의 폭과 플로팅 게이트의 높이의 차이는 10nm 내지 30nm이다.
상기에서, 플로팅 게이트의 높이는 폭보다 같거나 20nm 이하로 큰 것이 바람직하다. 이때, 플로팅 게이트의 높이가 800Å 내지 1200Å인 것이 바람직하다.
또한, 플로팅 게이트의 가장자리가 소자 분리막과 22nm 내지 28nm 정도 오버랩 될 수 있다.
한편, 워드라인의 폭에 대응하는 플로팅 게이트의 폭이 워드라인들의 간격보 다 크며, 플로팅 게이트의 폭이 92nm 내지 98nm이고, 워드라인들의 간격이 82 내지 88nm인 것이 바람직하다.
소자 분리막 사이의 플래시 메모리 셀의 채널 길이는 87nm 내지 93nm인 것이 바람직하다.
본 발명의 제2 실시예에 따른 플래시 메모리 소자는 소자 분리 영역과 활성 영역으로 구분되고 소자 분리 영역에 소자 분리막이 형성된 반도체 기판, 및 활성 영역 상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트의 적층구조로 형성된 플래시 메모리 셀들이 연결된 다수의 워드라인을 포함하며, 플로팅 게이트의 높이가 800Å 내지 1200Å이다.
상기에서, 플로팅 게이트의 가장자리는 소자 분리막과 22nm 내지 28nm 정도 오버랩 될 수 있다.
본 발명의 제3 실시예에 따른 플래시 메모리 소자는 소자 분리 영역과 활성 영역으로 구분되고 소자 분리 영역에 소자 분리막이 형성된 반도체 기판, 및 활성 영역 상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트의 적층구조로 형성된 플래시 메모리 셀들이 연결된 다수의 워드라인을 포함하며, 플로팅 게이트의 가장자리가 소자 분리막과 22nm 내지 28nm 정도 오버랩 된다.
상기에서, 소자 분리막 사이의 플래시 메모리 셀의 채널 길이는 87nm 내지 93nm인 것이 바람직하다.
한편, 워드라인의 폭에 대응하는 플로팅 게이트의 폭이 92nm 내지 98nm이고, 워드라인들의 간격이 82nm 내지 88nm인 것이 바람직하다.
상기의 플래시 메모리 셀은 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀이 될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 6은 본 발명의 실시예에 따른 플래시 메모리 소자의 셀 어레이를 나타낸 회로도이고, 도 7은 도 6의 레이 아웃도이며, 도 8은 도 7의 Ⅰ-Ⅰ'선에 따른 플래시 메모리 셀의 단면도이고, 도 9는 도 7의 Ⅱ-Ⅱ'선에 따른 플래시 메모리 셀의 단면도이다.
도 6을 참조하면, 본 발명에 따른 낸드 플래시 메모리 소자는 다수의 셀 블럭을 포함하며, 각각의 셀 블록은 다수의 셀 스트링을 포함한다. 셀 스트링들은 공통 소오스(CS)와 각각의 비트라인(BL0, BL1, BL2, ...) 사이에 접속되며, 드레인 선택 트랜지스터(DST), 소오스 선택 트랜지스터(SST) 및 다수의 플래시 메모리 셀(C0 내지 C31)을 포함한다. 여기서, 다수의 플래시 메모리 셀(C0 내지 C31)은 드레인 선택 트랜지스터(DST)와 소오스 선택 트랜지스터(SST) 사이에 접속되며, 드레 인 선택 트랜지스터(DST)는 비트라인과 연결되고, 소오스 선택 트랜지스터(SST)는 공통 소오스(CS)와 연결된다. 또한, 각각의 스트링에 포함된 드레인 선택 트랜지스터(DST)의 게이트가 연결되어 드레인 선택 라인(DSL)이 되고, 각각의 스트링에 포함된 소오스 선택 트랜지스터(SST)의 게이트가 연결되어 소오스 선택 라인(SSL)이 된다. 그리고, 드레인 선택 라인(DSL)과 소오스 선택 라인(SSL) 사이에는 다수의 워드라인들(WL0 내지 WL31)이 형성된다. 여기서, 드레인 선택 트랜지스터(DST)와 소오스 선택 트랜지스터(SST) 사이의 플래시 메모리 셀의 개수는 16개, 32개, 64개 또는 그 이상이 될 수 있으며, 플래시 메모리 셀의 개수에 따라 워드라인의 수가 결정된다.
도 7, 도 8 및 도 9를 참조하면, 반도체 기판(60)에 다수의 소자 분리막(61)이 비트라인 방향으로 평행하게 형성되며, 소자 분리막(61) 사이의 반도체 기판이 활성 영역(60a)으로 정의된다. 소오스 선택 라인(SSL), 드레인 선택 라인(DSL) 및 다수의 워드라인들(WL0 내지 WL31)은 활성 영역(60a)과 수직 방향으로 형성된다. 소자 분리막(61)은 STI(Shallow Trench Isolation) 구조로 형성하는 것이 바람직하다.
라인들(DSL, SSL, WL0 내지 WL31)과 교차하는 반도체 기판(60)의 활성 영역(60a)상에는 터널 산화막(62), 플로팅 게이트(63), 유전체막(64) 및 컨트롤 게이트(65)의 적층 구조로 형성된다. 이어서, 전체 구조 상에는 층간 절연막(66)이 형성된다. 여기서, 유전체막(64)은 ONO 구조로 형성될 수 있으며, 컨트롤 게이트(65)는 폴리실리콘막과 텅스텐 실리사이드막의 적층구조로 형성될 수 있다. 한편, 플로 팅 게이트(63)는 컨트롤 게이트(65)와의 커플링 비가 증가되도록 가장자리가 소자 분리막(61)과 중첩되도록 형성된다.
상기에서, 플로팅 게이트(63)의 양측면은 스페이서(도시되지 않음) 또는 층간 절연막(63)과 같은 절연물질과 접촉한다. 이로 인해, 절연물질에 포함된 Na+, K+, Li+, H+와 같은 모바일 이온의 영향을 받아 문턱전압의 변화가 생기게 된다. 이러한 모바일 이온은 습식 식각이나 플라즈마 식각 공정 시 발생되어 대기중에 존재하는 오염물질 중 하나이다. 따라서, 문턱 전압의 변화를 최소화하기 위해서는 모바일 이온에 의한 영향을 감소시켜야 하며, 절연물질과 접촉하는 플로팅 게이트(63)의 구조 변경을 통해 표면적을 조절함으로써, 모바일 이온에 의한 영향을 감소시킬 수 있다. 구체적인 예를 설명하면 다음과 같다.
도 10은 도 8 및 도 9에 도시된 플로팅 게이트의 구조를 설명하기 위한 개념도이다.
도 10을 참조하면, 플로팅 게이트(63)의 상부면(S1)과 4개의 측면(S2 내지 S5)은 절연물질과 접촉한다. 구체적으로 설명하면, 워드라인 방향으로 2개의 측면(S2 및 S3)과 상부 표면(S1)이 유전체막(64)과 접촉(특히, 유전체막의 하부 절연막과 접촉)하고, 비트라인 방향으로 2개의 측면(S4 및 S5)이 스페이서(도시되지 않음) 또는 층간 절연막(66)과 같은 절연물질과 접촉한다. 여기서, 모바일 이온이 유전체막(64)보다 스페이서나 층간 절연막(66)에 더 많이 포함되어 있으므로, 층간 절연막(66)과 접하는 플로팅 게이트(63)와 측면(S4 및 S5)의 표면적을 감소시키는 것이 바람직하다.
플로팅 게이트(63)의 측면(S4 및 S5)의 표면적은 플로팅 게이트(63)와 소자 분리막(61)의 오버랩(a)을 줄이거나, 플로팅 게이트(63)의 높이(H)를 낮추거나, 채널 길이(L)를 줄이거나, 이들 세 가지 방법을 병행하여 감소시킬 수 있다.
한편, 플로팅 게이트(63)와 소자 분리막(61)의 오버랩(a)을 줄이거나 플로팅 게이트(63)의 높이(H)를 낮출 경우, 플로팅 게이트(63)와 컨트롤 게이트(65) 간의 커플링 비가 감소될 수 있다. 이를 보상하기 위하여, 플로팅 게이트(63)의 폭(W)을 증가시킬 수 있다. 플로팅 게이트(63)의 폭(W)이 증가함에 따라 워드라인의 폭도 비례하여 증가한다. 이 경우, 워드라인이 차지하는 면적이 증가하여 집적도가 낮아질 수 있으므로, 플로팅 게이트(63)의 폭(W)이 증가한 만큼 플로팅 게이트(63)간의 간격(D)을 좁히는 것이 바람직하다. 플로팅 게이트(63)간의 간격(D)이 좁아짐에 따라 워드라인들의 간격이 좁아지는 것은 당연하다.
모바일 이온에 의한 영향을 최소화하기 위하여 오버랩(a), 높이(H), 채널 길이(L), 폭(W) 및 간격(D)을 다음의 표1과 같이 설정하는 것이 바람직하다.
| 대상 | 수치 |
| 오버랩(a) | 22nm 내지 28nm (25nm) |
| 높이(H) | 800Å 내지 1200Å (1000Å) |
| 채널 길이(L) | 87nm 내지 93nm (90nm) |
| 폭(W) | 92nm 내지 98nm (95nm) |
| 간격(D) | 82nm 내지 88nm (85nm) |
상기에서 괄호안의 수치는 디자인 룰이 90nm인 경우 가장 바람직한 경우에 해당하는 수치이다.
상기의 수치들을 싱글 레벨 셀의 수치들과 비교하면 다음의 표 2와 같다.
| 대상 | 본 발명의 플래시 메모리 셀 | 종래의 플래시 메모리 셀 |
| 오버랩(a) | 22nm 내지 28nm (25nm) | 32nm |
| 높이(H) | 800Å 내지 1200Å (1000Å) | 1700Å |
| 채널 길이(L) | 87nm 내지 93nm (90nm) | 100nm |
| 폭(W) | 92nm 내지 98nm (95nm) | 90nm |
| 간격(D) | 82nm 내지 88nm (85nm) | 90nm |
상기에서와 같이, 종래의 플래시 메모리 셀에 비해 본 발명의 플래시 메모리 셀의 플로팅 게이트의 오버랩(a)을 감소시키거나, 높이(H)를 낮추거나, 채널 길이(L)를 감소시키거나, 이들 세 가지의 방법을 혼용하여 층간 절연막과 접하는 플로팅 게이트의 양측면(S4 및 S5)의 표면적을 감소시킨다. 오버랩(a), 채널길이(L) 또는 높이(H)가 낮아짐에 따라 감소되는 커플링비는 플로팅 게이트의 폭(W)을 2nm 내지 8nm 정도 증가시켜 보상한다. 이렇게, 플로팅 게이트의 측면적을 감소시키기 위하여 사이즈를 변경함에 따라, 종래의 플래시 메모리 셀(싱글 레벨 셀 또는 종래의 멀티 레벨 셀)과 비교할 때 높이(H)와 폭(W)의 차이가 약 10nm 내지 30nm 정도로 감소한다. 하지만, 보다 더 바람직하게는, 높이(H)가 폭(W)과 같거나 보다 크게 플로팅 게이트의 사이즈를 정하되, 그 차이가 20nm 이하가 되도록 플로팅 게이트의 사이즈를 정할 수 있다.
한편, 플로팅 게이트의 폭(W)의 증가에 의해 집적도가 감소되는 것을 방지하기 위하여, 플로팅 게이트간의 간격(D)을 감소시킨다. 즉, 플로팅 게이트의 폭(W)의 증가량만큼, 플로팅 게이트간의 간격(D)을 2nm 내지 8nm 정도 감소시킨다.
상기와 같이 플로팅 게이트의 사이즈를 변경함으로써, 모바일 이온에 의해 영향을 최소화하여 문턱 전압의 변화를 감소시킬 수 있다.
도 9는 종래의 플래시 메모리 셀과 본 발명에 따른 플래시 메모리 셀의 리텐션 테스트 후 문턱전압 변화값을 나타낸 특성 그래프이다.
도 9를 참조하면, 종래의 멀티 레벨 셀이나 싱글 레벨 셀의 경우에는 모바일 이온에 의해 문턱전압이 0.35V 이상 변하는 것을 알 수 있다. 하지만, 본 발명의 실시예에 따라 층간 절연막과 접하는 플로팅 게이트의 측면적을 감소시킨 경우에는, 문턱 전압이 약 0.2V 정도 변하는 것을 알 수 있다. 즉, 문턱 전압의 변화량이 약 0.15V 정도 개선된 것을 알 수 있다.
상기에서는 주로 멀티 레벨 셀의 경우를 예로써 설명하였으나, 싱글 레벨 셀의 경우에도 상기의 멀테 레벨 셀의 경우와 같이 플로팅 게이트의 사이즈를 변경하면 모바일 이온에 의한 문턱전압 변화를 감소시켜 데이터 리텐션 특성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명은 컨트롤 게이트와의 커플링 비를 유지하면서 모바일 이온에 위한 영향이 최소화되도록 플로팅 게이트의 단면적을 감소시켜 셀 문턱전압의 변화를 최소화함으로써, 문턱 전압의 변화량을 감소시키고 플래시 메모리 셀의 데이터 리텐션 특성을 향상시킬 수 있다.
Claims (14)
- 소자 분리 영역과 활성 영역으로 구분되고 상기 소자 분리 영역에 소자 분리막이 형성된 반도체 기판; 및상기 활성 영역 상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트의 적층구조로 형성된 플래시 메모리 셀들이 연결된 다수의 워드라인을 포함하며,상기 워드라인의 폭과 상기 플로팅 게이트의 높이의 차이가 10nm 내지 30nm인 플래시 메모리 소자.
- 제 1 항에 있어서,상기 플로팅 게이트의 높이가 폭보다 같거나 20nm 이하로 큰 플래시 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 플로팅 게이트의 높이가 800Å 내지 1200Å인 플래시 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 플로팅 게이트의 가장자리가 상기 소자 분리막과 22nm 내지 28nm 오버랩 되는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 워드라인의 폭에 대응하는 상기 플로팅 게이트의 폭이 상기 워드라인들의 간격보다 큰 플래시 메모리 소자.
- 제 5 항에 있어서,상기 플로팅 게이트의 폭이 92nm 내지 98nm이고, 상기 워드라인들의 간격이 82 내지 88nm인 플래시 메모리 소자.
- 제 1 항에 있어서,상기 소자 분리막 사이의 상기 플래시 메모리 셀의 채널 길이가 87nm 내지 93nm인 플래시 메모리 소자.
- 소자 분리 영역과 활성 영역으로 구분되고 상기 소자 분리 영역에 소자 분리막이 형성된 반도체 기판; 및상기 활성 영역 상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트의 적층구조로 형성된 플래시 메모리 셀들이 연결된 다수의 워드라인을 포함하며,상기 플로팅 게이트의 높이가 800Å 내지 1200Å인 플래시 메모리 소자.
- 제 8 항에 있어서,상기 플로팅 게이트의 가장자리가 상기 소자 분리막과 22nm 내지 28nm 오버랩 되는 플래시 메모리 소자.
- 소자 분리 영역과 활성 영역으로 구분되고 상기 소자 분리 영역에 소자 분리막이 형성된 반도체 기판; 및상기 활성 영역 상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트의 적층구조로 형성된 플래시 메모리 셀들이 연결된 다수의 워드라인을 포함하며,상기 플로팅 게이트의 가장자리가 상기 소자 분리막과 22nm 내지 28nm 오버랩 되는 플래시 메모리 소자.
- 제 8 항 또는 제 10 항에 있어서,상기 소자 분리막 사이의 상기 플래시 메모리 셀의 채널 길이가 87nm 내지 93nm인 플래시 메모리 소자.
- 제 8 항 또는 제 10 항에 있어서,상기 워드라인의 폭에 대응하는 상기 플로팅 게이트의 폭이 92nm 내지 98nm인 플래시 메모리 소자.
- 제 12 항에 있어서,상기 워드라인들의 간격이 82nm 내지 88nm인 플래시 메모리 소자.
- 제 1 항, 제 8 항 또는 제 10 항 중 어느 한 항에 있어서,상기 플래시 메모리 셀이 멀티 레벨 셀인 플래시 메모리 소자.
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