JP2007287736A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】ソース線コンタクトの抵抗を低減する。
【解決手段】不揮発性半導体記憶装置は、第1の方向に沿って折り返されるように配列され、かつ第2の方向に配列された複数のユニットをそれぞれが有する複数のブロックと、ソース側同士が隣接するブロックで第1の方向に隣接する各第1の選択トランジスタSSTのソース領域に共通して設けられた複数の第1のコンタクト層SCと、第1のコンタクト層SCに接続されたソース線SLと、ソース線SLの下方で第2の方向に延在し、かつ第1のコンタクト層SCに接続された導電層25と、ドレイン側同士が隣接するブロックで第1の方向に隣接する各第2の選択トランジスタSDTのドレイン領域に共通して設けられた複数の第2のコンタクト層BCとを具備し、隣接する第1の選択トランジスタSSTのゲート電極間の距離は、隣接する第2の選択トランジスタSDTのゲート電極間の距離より小さい。
【選択図】 図2
【解決手段】不揮発性半導体記憶装置は、第1の方向に沿って折り返されるように配列され、かつ第2の方向に配列された複数のユニットをそれぞれが有する複数のブロックと、ソース側同士が隣接するブロックで第1の方向に隣接する各第1の選択トランジスタSSTのソース領域に共通して設けられた複数の第1のコンタクト層SCと、第1のコンタクト層SCに接続されたソース線SLと、ソース線SLの下方で第2の方向に延在し、かつ第1のコンタクト層SCに接続された導電層25と、ドレイン側同士が隣接するブロックで第1の方向に隣接する各第2の選択トランジスタSDTのドレイン領域に共通して設けられた複数の第2のコンタクト層BCとを具備し、隣接する第1の選択トランジスタSSTのゲート電極間の距離は、隣接する第2の選択トランジスタSDTのゲート電極間の距離より小さい。
【選択図】 図2
Description
本発明は、不揮発性半導体記憶装置に係り、特に電荷蓄積層と制御ゲート電極とを積層した不揮発性メモリセルを用いた不揮発性半導体記憶装置に関する。
フラッシュメモリは、メモリセル(メモリセルトランジスタ)に含まれる浮遊ゲート電極の電荷量に応じて異なる閾値電圧をデータとして記憶する。フラッシュメモリの1つとして、NAND型フラッシュメモリが知られている。このNAND型フラッシュメモリでは、複数のメモリセルが直列に接続されてユニットが構成される。ユニットの一端は、第1の選択トランジスタを介してビット線に、他端は第2の選択トランジスタを介してソース線に接続される。
ここで、第2の選択トランジスタのソース領域とソース線とは、複数のソース線コンタクトにより電気的に接続される。このような構成では、複数のソース線コンタクトは、ソース線のみを介して電気的に接続されている。したがって、ソース線の抵抗を低減するためには、ソース線自体を太くすることが考えられる。しかし、この方法では、ソース線コンタクト部の抵抗を低減することはできないという問題がある。
これを解決する方法の1つとして、ローカルインターコネクトと呼ばれる、長方形のコンタクトをソース線コンタクトとして使用する方法がある。しかし、コンタクト形状が長方形となっているため、コンタクトホールを形成するためのエッチング工程時に半導体基板に設けられた素子分離領域が深く掘り下げられてしまう。この結果、コンタクトホールの底部が拡散領域よりも深い位置となってしまう。
この場合、コンタクトホールに金属を埋め込む前に、再度コンタクトホールを介して半導体基板に不純物を斜めに注入し、コンタクトホールの底部に必ず拡散領域が存在する構造にする必要がある。さらに、拡散領域をインプラントにより形成した後に、この不純物を活性化させる目的で、700℃以上の十分に高い温度でアニールを行う必要がある。
したがって、コンタクトホールを開口後に、斜めインプラント工程と、拡散領域の不純物を活性化させるためのアニール工程が必要となってしまう。さらに、このアニール工程により、層間絶縁層がリフローしてしまい、コンタクトホールの側面の形状が変化してしまうという問題がある。
また、この種の関連技術として、ボイドを用いてコンタクトを形成する技術が開示されている(特許文献1参照)。
2003−209170号公報
本発明は、選択トランジスタの拡散領域とソース線とを接続するソース線コンタクトの抵抗を低減することが可能な不揮発性半導体記憶装置を提供する。
本発明の第1の視点に係る不揮発性半導体記憶装置は、第1の方向に沿って折り返されるように配列され、かつ第2の方向に配列された複数のユニットをそれぞれが有し、前記複数のユニットのそれぞれは、ソース側に配置された第1の選択トランジスタと、ドレイン側に配置された第2の選択トランジスタと、前記第1及び第2の選択トランジスタ間に直列に接続されかつ電荷蓄積層の電荷量に応じてデータを記憶する複数のメモリセルとを有する、複数のブロックと、前記ソース側同士が隣接するブロックで前記第1の方向に隣接する各第1の選択トランジスタのソース領域に共通してそれぞれ設けられた複数の第1のコンタクト層と、前記第2の方向に延在し、かつ前記複数の第1のコンタクト層に接続されたソース線と、前記ソース線の下方で前記第2の方向に延在し、かつ前記複数の第1のコンタクト層に接続された導電層と、前記ドレイン側同士が隣接するブロックで前記第1の方向に隣接する各第2の選択トランジスタのドレイン領域に共通してそれぞれ設けられた複数の第2のコンタクト層と、前記第1の方向に延在し、かつ前記複数の第2のコンタクト層にそれぞれ接続された複数のビット線とを具備し、前記隣接する第1の選択トランジスタのゲート電極間の距離は、前記隣接する第2の選択トランジスタのゲート電極間の距離より小さい。
本発明の第2の視点に係る不揮発性半導体記憶装置は、第1の方向に沿って折り返されるように配列され、かつ第2の方向に配列された複数のユニットをそれぞれが有し、前記複数のユニットのそれぞれは、ソース側に配置された第1の選択トランジスタと、ドレイン側に配置された第2の選択トランジスタと、前記第1及び第2の選択トランジスタ間に直列に接続されかつ電荷蓄積層の電荷量に応じてデータを記憶する複数のメモリセルとを有する、複数のブロックと、前記ソース側同士で隣接するブロックで前記第1の方向に隣接する各第1の選択トランジスタのソース領域に共通してそれぞれ設けられた複数の第1のコンタクト層と、前記第2の方向に延在し、かつ前記複数の第1のコンタクト層に接続されたソース線と、前記ソース線の下方で前記第2の方向に延在し、かつ前記複数の第1のコンタクト層に接続された導電層と、前記ドレイン側同士が隣接するブロックで前記第1の方向に隣接する各第2の選択トランジスタのドレイン領域に共通してそれぞれ設けられた複数の第2のコンタクト層と、前記第1の方向に延在し、かつ前記複数の第2のコンタクト層にそれぞれ接続された複数のビット線とを具備し、前記隣接する第1の選択トランジスタのゲート電極間の距離は、前記隣接する第2の選択トランジスタのゲート電極間の距離と略同じであり、前記複数の第2のコンタクト層は、前記第2の選択トランジスタのゲート電極間に形成されたボイドに接触しないように、前記ボイドの延在方向に対して両側に交互に配置される。
本発明によれば、選択トランジスタの拡散領域とソース線とを接続するソース線コンタクトの抵抗を低減することが可能な不揮発性半導体記憶装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
(第1の実施形態)
図1は、本発明の第1の実施形態に係るNAND型フラッシュメモリの回路図である。データ消去単位である1つのユニットは、直列に接続された複数のメモリセルMC、典型的には16個のメモリセルMCと、その一端(ソース側)に直列に接続された選択トランジスタSSTと、他端(ドレイン側)に直列に接続された選択トランジスタSDTとにより構成されている。
図1は、本発明の第1の実施形態に係るNAND型フラッシュメモリの回路図である。データ消去単位である1つのユニットは、直列に接続された複数のメモリセルMC、典型的には16個のメモリセルMCと、その一端(ソース側)に直列に接続された選択トランジスタSSTと、他端(ドレイン側)に直列に接続された選択トランジスタSDTとにより構成されている。
メモリセルMCとしてのメモリセルトランジスタの制御ゲート端子には、ワード線WLが接続されている。ソース側の選択トランジスタSSTのゲート端子には、選択ゲート線SGSLが接続されている。選択トランジスタSSTのソース端子には、ソース線SLが接続されている。ドレイン側の選択トランジスタSDTのゲート端子には、選択ゲート線SGDLが接続されている。選択トランジスタSDTのドレイン端子には、ビット線BLが接続されている。
選択ゲート線SGSL,SGDLは、選択トランジスタSST,SDTのオン/オフを制御するために設けられている。選択トランジスタSST,SDTは、データ書き込み及びデータ読み出し時に、ユニット内のメモリセルMCに所定の電位を供給するためのゲートとして機能する。
このユニットがX方向(ワード線の延在方向)に複数個配列されてブロックが構成されている。1個のブロックのうち同じワード線に接続された複数のメモリセルは1ページとして取り扱われ、このページごとにデータ書き込み及びデータ読み出し動作が行われる。
複数のブロックは、Y方向(ビット線の延在方向)に複数個配列される。また、複数のブロックは、順番に折り返されるように配列される。すなわち、任意のブロックとこの任意のブロックの一方に隣接するブロックとは、ドレイン側の選択トランジスタSDTが向き合うように配置されている。上記任意のブロックとこの任意のブロックの他方に隣接するブロックとは、ソース側の選択トランジスタSSTが向き合うように配置されている。
各メモリセルMCは、トンネル絶縁膜、浮遊ゲート電極、ゲート絶縁膜、制御ゲート電極が積層された構造を有している。メモリセルMCのソース領域及びドレイン領域は隣接するもの同士で共有されることにより、メモリセルMCは直列に接続される。そして、メモリセルMCに含まれる浮遊ゲート電極に電子を注入する、或いは浮遊ゲート電極から電子を引き抜くことにより、メモリセルMCのデータが変えられる。以下、読み出し及び書き込み動作の一例について説明する。
データ書き込み時には、選択されたメモリセルMC(選択メモリセルMC)のワード線WLに正の高電位、例えば20Vを印加し、非選択メモリセルMCのワード線WLに正の中間電位、例えば8Vを印加する。そして、ドレイン側の選択ゲート線SGDLにVCC(電源電位)を印加して選択トランジスタSDTをオン状態にし、ソース側の選択ゲート線SGSLに0V(接地電位)を印加して選択トランジスタSSTをカットオフ状態にする。そして、選択ビット線BLには、書き込むデータに応じて0V或いはVCC(例えば3V)を印加する。
こうすることにより、選択トランジスタSDT及びユニット内の非選択メモリセルMCが導通状態となり、選択メモリセルMCのドレイン領域にビット線電位が伝達され、メモリセルMCの閾値電圧がシフトする。
例えば“0”を書き込む場合、ビット線BLに0Vを印加する。すると、メモリセルの活性領域に形成されたチャネル領域と制御ゲート電極間に高電界が発生するため、浮遊ゲート電極に電子が注入され、閾値電圧は正方向にシフトする。
一方、“1”書き込みは、メモリセルMCの閾値電圧を変化させずに維持(消去状態を維持)する状態であり、メモリセルMCの制御ゲート電極に正の高電位20Vが印加されても浮遊ゲート電極に電子が注入されないようにする。このため、ビット線BLにVCCを印加する。そして、書き込みの初期にメモリセルMCのチャネル領域にVCCが充電された後、選択ワード線WLに20V、非選択ワード線WLに8Vを印加する。
すると、制御ゲート電極とチャネル領域との容量結合によりチャネル電位は上昇するが、ドレイン側の選択ゲート線SGDLはビット線BLとともにVCCであるため選択トランジスタSDTがカットオフ状態となる。こうすることにより、チャネル電位は8V程度まで上昇するので、メモリセルMCに電子は注入されず、閾値電圧は変化しない。
データ読み出し時には、選択メモリセルMCのワード線WLに例えば0Vを印加し、非選択メモリセルMCのワード線WL及び選択ゲート線SGDL,SGSLにVCC若しくはVCCより少し高い読み出し電位を印加する。つまり、選択トランジスタSDT,SST及び非選択メモリセルMCは導通状態になるため、選択メモリセルMCの閾値電圧が正か負かでビット線BLの電位は決まり、この電位を検知することでデータ読み出しが可能となる。
データ消去時には、選択されたブロック内の全てのワード線WLに0Vを印加し、半導体基板に20Vを印加する。これにより、選択ブロック内の全てのメモリセルMCにおいて浮遊ゲート電極の電子がトンネル電流により半導体基板に放出される。この結果、これらのメモリセルの閾値電圧が負方向にシフトする。一方、非選択ブロック内の全てのワード線WL、選択ゲート線SGDL,SGSL、及びビット線BLは、フローティング状態にする。これにより、非選択ブロックでは、ワード線WLが活性領域との容量結合により20V近くまで上昇するため、消去動作が行われない。
次に、本実施形態のNAND型フラッシュメモリの構造について説明する。図2は、図1に示したNAND型フラッシュメモリの平面図である。
メモリセルMCの制御ゲート電極CG、ドレイン側の選択トランジスタSDTのゲート電極SGD、及びソース側の選択トランジスタSSTのゲート電極SGSはそれぞれ、X方向に延在するように設けられている。ソース線SLもX方向に延在するように設けられている。ビット線BLは、Y方向に延在するように設けられている。なお、メモリセルMCの制御ゲート電極CGは、図1のワード線WLに対応する。ドレイン側の選択トランジスタSDTのゲート電極SGDは、図1の選択ゲート線SGDLに対応する。ソース側の選択トランジスタSSTのゲート電極SGSは、図1の選択ゲート線SGDLに対応する。
第1のブロックと、この第1のブロックの一方に隣接する第2のブロックとは、ゲート電極SGSが隣接するように配置されている。そして、同一カラムにおいて、第1のブロックの選択トランジスタSSTと、第2のブロックの選択トランジスタSSTとは、拡散領域(ソース領域)を共有している。
ソース線SLは、2つのゲート電極SGS間に設けられている。そして、ソース線SLは、選択トランジスタSSTの共有されたソース領域に、ソース線コンタクト層SCを介して電気的に接続されている。
上記第1のブロックと、この第1のブロックの他方に隣接する第3のブロックとは、ゲート電極SGDが隣接するように配置されている。そして、同一カラムにおいて、第1のブロックの選択トランジスタSDTと、第3のブロックの選択トランジスタSDTとは、拡散領域(ドレイン領域)を共有している。ビット線BLは、選択トランジスタSSTの共有されたドレイン領域に、コンタクト層BCを介して電気的に接続されている。
ここで、図2に示すように、ソース側のゲート電極SGS間の距離D1と、ドレイン側のゲート電極SGD間の距離D2とを変えている。このとき、距離D1は、メモリセルMCの制御ゲート電極CG間の距離に比べて十分に大きく、かつ側壁絶縁膜により埋め込まれない距離に設定される。また、距離D2は、上記側壁絶縁膜を形成後、層間絶縁層を埋め込む際に、ボイド(void)が発生しない距離に設定される。
以下、NAND型フラッシュメモリの製造方法を説明することにより、その構造の特徴について説明する。なお、図3、5、7、9、11、13、15、17は、図2に示したIII−III線に沿った断面図である。図4、6、8、10、12、14、16、18は、図2に示したIV−IV線に沿った断面図である。
図3及び図4に示すように、P型半導体基板11内には、トランジスタ等の半導体素子が形成される素子領域を電気的に分離するために、素子分離領域12が設けられている。この素子分離領域12は、例えばSTI(Shallow Trench Isolation)により構成される。すなわち、リソグラフィ法及びRIE(Reactive Ion Etching)法を用いて半導体基板11に溝を形成し、この溝にシリコン酸化膜等の絶縁体を埋め込むことにより、半導体基板11内にSTI12が形成される。半導体基板としては、例えばシリコンが用いられる。
次に、P型半導体基板11上に、メモリセルMCを構成するトンネル絶縁膜13、浮遊ゲート電極14、ゲート絶縁膜15、制御ゲート電極16を順に形成する。選択トランジスタSSTについてもメモリセルMCと同じ工程で形成される。すなわち、ゲート絶縁膜17、浮遊ゲート電極14、ゲート絶縁膜15、制御ゲート電極16を順に形成する。そして、浮遊ゲート電極14と制御ゲート電極16とをショートさせて、1つのゲート電極(SGS)18が形成される。なお、制御ゲート電極16等は、リソグラフィ法及びRIE法を用いて所望の形状にパターニングされる。
トンネル絶縁膜13及びゲート絶縁膜17としては、例えばシリコン酸化膜が用いられる。なお、トンネル絶縁膜13及びゲート絶縁膜17は、シリコン酸化膜に限定されるものではなく、シリコン酸窒化膜等を用いてもよい。
浮遊ゲート電極14としては、例えばポリシリコンが用いられる。ゲート絶縁膜15としては、例えばONO(酸化膜、窒化膜、酸化膜の積層構造)膜が用いられる。制御ゲート電極16としては、例えばポリシリコンが用いられる。
ここで、前述したように、ソース側の選択トランジスタSSTのゲート電極SGS間の距離D1は、ドレイン側の選択トランジスタSDTのゲート電極SGD間の距離D2より小さく設定される(図2等を参照)。このとき、距離D1は、メモリセルMCの制御ゲート電極16間の距離に比べて十分に大きく、側壁絶縁膜により埋め込まれない距離に設定される。また、距離D2は、ゲート電極SGD間を絶縁体で埋め込む際に、ボイドが発生しない距離に設定される。
次に、図5及び図6に示すように、P型半導体基板11内に、N型不純物(リン(P)、ヒ素(As)等)を導入することにより、N型拡散領域19−1,19−2を形成する。具体的には、ゲート電極SGS間で半導体基板11内には、選択トランジスタSSTのソース領域19−2が形成される。また、メモリセルMC間で半導体基板11内には、メモリセルMCのソース/ドレイン領域としての拡散領域19−1が形成される。さらに、ドレイン側のゲート電極SGD間で半導体基板11内には、選択トランジスタSDTのドレイン領域19−3(図示せず)が形成される。
次に、図7及び図8に示すように、NANDセル部以外の周辺トランジスタ(選択トランジスタを含む)に対して、トランジスタのゲート電極18の側面に側壁絶縁膜20を形成する。側壁絶縁膜20としては、例えばシリコン窒化膜が用いられる。この際、選択トランジスタSSTとメモリセルMCとの間、及びメモリセルMCの間は、距離D1に比べて小さく設定されている。これにより、これらの間は、シリコン窒化膜20で埋め込まれる。
次に、図9及び図10に示すように、コンタクトホールを形成するためのエッチング工程時のストッパー目的で、装置全面に、ストッパー膜21を堆積する。ストッパー膜21としては、例えばシリコン窒化膜が用いられる。
次に、図11及び図12に示すように、装置全面に、シリコン酸化膜にBとPを含ませたBPSG(Boron Phosphorus Silicate Glass)、BSG(Boron Silicate Glass)、もしくはPSG(Phosphorus Silicate Glass)を堆積し、層間絶縁層22を形成する。この時、ソース側の選択トランジスタSSTのゲート電極18間(具体的には、側壁絶縁膜20間)にのみ、完全に埋め込みができないことによる、ボイド23が形成される。
このボイド23は、ゲート電極18の上面より低い位置に形成される。なお、距離D2は距離D1より大きいため、ドレイン側の選択トランジスタSDTのゲート電極SGD間にはボイドが形成されない。
次に、図13及び図14に示すように、選択トランジスタSSTのソース領域19−2の上面を露出するように、リソグラフィ法及びドライエッチングを用いて複数のコンタクトホール24を形成する。このコンタクトホール24は、ボイド23を貫通するように形成される。
次に、図15及び図16に示すように、コンタクトホール24内に金属(例えば、タングステン(W))を埋め込む。この時、CVD(Chemical Vapor Deposition)法を用いて金属を埋め込むことにより、金属はボイド23内にも埋め込まれる。この結果、複数のソース線コンタクト層SCと金属層25とが同時に形成される。
具体的には、コンタクトホール24内には、コンタクト層SCが形成される。ボイド23内には、選択トランジスタSSTのゲート電極18間でX方向に延在するように、金属層25が形成される。そして、複数のコンタクト層SCと金属層25とは、電気的に接続されている。また、ソース線コンタクト層SCと金属層25とは、同じ材料により構成されている。
次に、図17及び図18に示すように、層間絶縁層22上かつ複数のコンタクト層SC上に、この複数のコンタクト層SCに電気的に接続されたソース線SLを形成する。なお、他の選択トランジスタSST間にも図17及び図18に示すようなソース線SLが形成されており、これらのソース線SLが任意の複数の場所においてY方向に延在する配線層によって電気的に接続されている。
その後、新たな層間絶縁層を堆積した後、ドレイン側の選択トランジスタSDTのドレイン領域19−3に電気的に接続されたビット線コンタクト層BCを形成する。そして、Y方向に延在するように、層間絶縁層上でコンタクト層BCに電気的に接続された複数のビット線BLを形成する。このようにして、NAND型フラッシュメモリが形成される。
本実施形態のNAND型フラッシュメモリでは、選択トランジスタSSTのソース領域19−2とソース線SLとが、複数のコンタクト層SCと金属層25とにより十字状に接続されている。
すなわち、複数の選択トランジスタSSTのソース領域19−2は、複数のコンタクト層SCによりソース線SLと電気的に接続されている。さらに。複数のコンタクト層SCは、中間部で金属層25により電気的に接続されている。
これにより、ソース線SLが格子状に形成されたのと同等であるため、ソース線SLの抵抗を低減することが可能となる。
以上詳述したように本実施形態によれば、距離D1を距離D2より小さくすることにより、層間絶縁層22内でソース側の選択トランジスタSSTのゲート電極18間に、X方向に延在するボイド23を形成することができる。そして、このボイド23内に金属を埋め込むことにより、複数のコンタクト層SCに電気的に接続された金属層25を形成することができる。
これにより、選択トランジスタSSTのソース領域19−2とソース線SLとを、複数のコンタクト層SCと金属層25とにより十字状に接続することが可能となる。この結果、ソース線SLの抵抗を低減することができる。
(第2の実施形態)
第2の実施形態は、ソース側のゲート電極SGS間の距離D1と、ドレイン側のゲート電極SGD間の距離D2とを実質的に同じにし、かつソース線SLの抵抗を低減するようにしている。
第2の実施形態は、ソース側のゲート電極SGS間の距離D1と、ドレイン側のゲート電極SGD間の距離D2とを実質的に同じにし、かつソース線SLの抵抗を低減するようにしている。
図19は、本発明の第2の実施形態に係るNAND型フラッシュメモリの平面図である。図20は、図19に示したXX−XX線に沿ったNAND型フラッシュメモリの断面図である。
ソース側のゲート電極SGS間の距離D1は、上記第1の実施形態と同じである。よって、上記第1の実施形態と同じ製造工程により、ソース側のゲート電極SGS間には、ボイド23内に形成された金属層25と、選択トランジスタSSTのソース領域19−2に電気的に接続された複数のソース線コンタクト層SCと、この複数のコンタクト層SCに電気的に接続されたソース線SLとが設けられている(図17及び図18を参照)。
そして、本実施形態では、ドレイン側のゲート電極SGD間の距離D2を、距離D1と同じに設定する。したがって、図19に示すように、層間絶縁層22を堆積する際に、ドレイン側のゲート電極SGD間にもボイド31が形成される。すなわち、ボイド31は、層間絶縁層22内でドレイン側のゲート電極SGD間に、X方向に延在するように形成される。また、ボイド31は、ゲート電極SGDの上面の高さの中間付近に形成される。
ここで、ドレイン側のゲート電極SGD間には、選択トランジスタSDTのドレイン領域19−3に電気的に接続された複数のビット線コンタクト層BCが設けられている。なお、複数のコンタクト層BCは、複数のビット線BLに対応するように設けられている。
複数のコンタクト層BCは、ボイド31に接触しないように、ボイド31を避けて配置される。また、複数のコンタクト層BCは、ゲート電極SGD間の中央、及び各ゲート電極SGDから距離をとった状態で、互い違いに配置されている。具体的には、複数のコンタクト層BCは、層間絶縁層22内でゲート電極SGD間に形成されたボイド31を基準にして、右側と左側とに交互に配置されている。
このように構成されたNAND型フラッシュメモリでは、複数のコンタクト層BCをボイド31に接触しないように配置することが可能となる。これにより、複数のコンタクト層BCが電気的に接続されるのを防ぐことができる。
また、選択トランジスタSSTとSDTとでゲート電極間の距離を1つに統一することができる。これにより、製造コストを低減することが可能となる。
さらに、上記第1の実施形態と同様に、選択トランジスタSSTのソース領域19−2とソース線SLとは、複数のコンタクト層SCと金属層25とにより十字状に接続される。これにより、ソース線SLの抵抗を低減することが可能となる。
(第3の実施形態)
第3の実施形態は、ボイドを大きくして(すなわち、ボイドの断面積を大きくして)、ソース線SLの抵抗をより低減するようにしている。
第3の実施形態は、ボイドを大きくして(すなわち、ボイドの断面積を大きくして)、ソース線SLの抵抗をより低減するようにしている。
図21は、本発明の第3の実施形態に係るNAND型フラッシュメモリの平面図である。ソース側のゲート電極SGS間の距離D1は、メモリセルMCの制御ゲート電極CG間の距離に比べて十分に大きく、かつ側壁絶縁膜20により埋め込まれない距離に設定される。また、距離D1は、上記第1の実施形態で説明したゲート電極SGS間の距離より大きく設定され、例えば一回の層間絶縁層を埋め込む工程では、ボイドが発生しない距離に設定される。例えば、ドレイン側のゲート電極SGD間の距離D2は、距離D1と同じに設定される。
以下、NAND型フラッシュメモリの製造方法を説明することにより、その構造の特徴について説明する。なお、図22、24、26、28、30、31は、図21に示したXXII−XXII線に沿った断面図である。図23、25、27、29、31、33は、図21に示したXXIII−XXIII線に沿った断面図である。
図22及び図23に示すように、半導体基板11にメモリセルMC及び選択トランジスタSST、SDTを形成する。これらの製造工程は、上記第1の実施形態と同じである。なお、ソース側のゲート電極SGS間の距離D1は、前述した条件を満足するように設定されていることは勿論である。次に、コンタクトホールを形成するためのエッチング工程時のストッパー目的で、装置全面に、ストッパー膜21を堆積する。
次に、図24及び図25に示すように、ストッパー膜21上でゲート電極(SGS)18間に、HDP(High Density Plasma)−CVD法を用いて絶縁層(層間絶縁層)41−1を形成する。この時、同時に、メモリセルMC及びゲート電極18上にも絶縁層(層間絶縁層)41−2が形成される。絶縁層41−1,41−2としては、例えばシリコン酸化膜が用いられる。
絶縁層41−1は、ゲート電極18間が全て埋め込まれないように形成される。絶縁層41−1の上面は、半導体基板11の上面とゲート電極18の上面との間に設定され、例えばこれらの位置の中間付近に設定される。或いは、絶縁層41−1の上面は、ゲート電極18の上面の高さの1/4程度に設定される。
また、HDP−CVD法を用いることにより、CVD法により形成された絶縁層に比べて、非常に高密度な絶縁層41−1を形成することができる。さらに、HDP−CVD法を用いて絶縁層41−1を形成することにより、ゲート電極18間の底面のみを絶縁層41−1により上昇させることができる。すなわち、ストッパー膜21の側面には、ほとんど絶縁層41−1が形成されない。
次に、図26及び図27に示すように、装置全面に、BPSG、BSGもしくはPSGを例えばCVD法を用いて堆積し、層間絶縁層22を形成する。この時、ソース側の選択トランジスタSSTのゲート電極18間(具体的には、側壁絶縁膜20間)には、完全に埋め込みができないことによる、ボイド23が形成される。一方、ドレイン側のゲート電極SGD間には絶縁層41−1が形成されていないため、ゲート電極SGD間にはボイドが形成されない。
次に、図28及び図29に示すように、選択トランジスタSSTのソース領域19−2の上面を露出するように、リソグラフィ法及びドライエッチングを用いて複数のコンタクトホール24を形成する。このコンタクトホール24は、ボイド23を貫通するように形成される。
次に、図30及び図31に示すように、コンタクトホール24内に金属(例えば、タングステン(W))を埋め込む。この時、CVD法を用いて金属を埋め込むことにより、金属はボイド23内にも埋め込まれる。この結果、複数のソース線コンタクト層SCと金属層25とが形成される。
具体的には、コンタクトホール24内には、コンタクト層SCが形成される。ボイド23内には、選択トランジスタSST間でX方向に延在するように、金属層25が形成される。そして、複数のコンタクト層SCと金属層25とは、電気的に接続されている。
次に、図32及び図33に示すように、層間絶縁層22上かつ複数のコンタクト層SC上に、この複数のコンタクト層SCに電気的に接続されたソース線SLを形成する。その後、新たに層間絶縁層を堆積した後、選択トランジスタSDTのドレイン領域19−3に電気的に接続されたビット線コンタクト層BCを形成する。そして、Y方向に延在するように、層間絶縁層上でコンタクト層BCに電気的に接続された複数のビット線BLを形成する。このようにして、NAND型フラッシュメモリが形成される。
本実施形態のNAND型フラッシュメモリでは、選択トランジスタSSTのソース領域19−2とソース線SLとが、複数のコンタクト層SCと金属層25とにより十字状に接続される。
すなわち、複数の選択トランジスタSSTのソース領域19−2は、複数のコンタクト層SCによりソース線SLと電気的に接続されている。さらに。複数のコンタクト層SCは、中間部で金属層25により電気的に接続されている。
以上詳述したように本実施形態によれば、上記第1の実施形態と同様に、ソース線SLが格子状に形成されたのと同等であるため、ソース線SLの低抵抗化が可能となる。
また、上記第1の実施形態と比べて、断面積が大きい金属層25を形成することができる。よって、ソース線SLの抵抗をさらに低減することが可能となる。
さらに、ボイド23の高さを絶縁層41−1を用いて調整することができる。これにより、ボイド23内に設けられる金属層25が半導体基板11に到達するのを防止することができる。
なお、第3の実施形態に第2の実施形態を適用することも可能である。すなわち、ドレイン側のゲート電極SGD間にボイドが形成される場合には、ビット線コンタクト層BCをボイドに対して両側に交互に配置する。これにより、各ビット線が電気的に接続されるのを防ぐことができる。
また、上記第1乃至第3の実施形態において、NANDセルを用いたNAND型フラッシュメモリを一例として説明したが、これに限らず不揮発性メモリセルを用いたEEPROM全般に適用することができる。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
MC…メモリセル、SST,SDT…選択トランジスタ、WL…ワード線、BL…ビット線、SL…ソース線、SGSL,SGDL…選択ゲート線、SC…ソース線コンタクト層、BC…ビット線コンタクト層、11…P型半導体基板、12…素子分離領域(STI)、13…トンネル絶縁膜、14…浮遊ゲート電極、15…ゲート絶縁膜、16…制御ゲート電極、17…ゲート絶縁膜、18…ゲート電極、19−1,19−2,19−3…N型拡散領域、20…側壁絶縁膜、21…ストッパー膜、22…層間絶縁層、23,31…ボイド、24…コンタクトホール、25…金属層、41−1,41−2…絶縁層。
Claims (5)
- 第1の方向に沿って折り返されるように配列され、かつ第2の方向に配列された複数のユニットをそれぞれが有し、前記複数のユニットのそれぞれは、ソース側に配置された第1の選択トランジスタと、ドレイン側に配置された第2の選択トランジスタと、前記第1及び第2の選択トランジスタ間に直列に接続されかつ電荷蓄積層の電荷量に応じてデータを記憶する複数のメモリセルとを有する、複数のブロックと、
前記ソース側同士が隣接するブロックで前記第1の方向に隣接する各第1の選択トランジスタのソース領域に共通してそれぞれ設けられた複数の第1のコンタクト層と、
前記第2の方向に延在し、かつ前記複数の第1のコンタクト層に接続されたソース線と、
前記ソース線の下方で前記第2の方向に延在し、かつ前記複数の第1のコンタクト層に接続された導電層と、
前記ドレイン側同士が隣接するブロックで前記第1の方向に隣接する各第2の選択トランジスタのドレイン領域に共通してそれぞれ設けられた複数の第2のコンタクト層と、
前記第1の方向に延在し、かつ前記複数の第2のコンタクト層にそれぞれ接続された複数のビット線と
を具備し、
前記隣接する第1の選択トランジスタのゲート電極間の距離は、前記隣接する第2の選択トランジスタのゲート電極間の距離より小さいことを特徴とする不揮発性半導体記憶装置。 - 第1の方向に沿って折り返されるように配列され、かつ第2の方向に配列された複数のユニットをそれぞれが有し、前記複数のユニットのそれぞれは、ソース側に配置された第1の選択トランジスタと、ドレイン側に配置された第2の選択トランジスタと、前記第1及び第2の選択トランジスタ間に直列に接続されかつ電荷蓄積層の電荷量に応じてデータを記憶する複数のメモリセルとを有する、複数のブロックと、
前記ソース側同士で隣接するブロックで前記第1の方向に隣接する各第1の選択トランジスタのソース領域に共通してそれぞれ設けられた複数の第1のコンタクト層と、
前記第2の方向に延在し、かつ前記複数の第1のコンタクト層に接続されたソース線と、
前記ソース線の下方で前記第2の方向に延在し、かつ前記複数の第1のコンタクト層に接続された導電層と、
前記ドレイン側同士が隣接するブロックで前記第1の方向に隣接する各第2の選択トランジスタのドレイン領域に共通してそれぞれ設けられた複数の第2のコンタクト層と、
前記第1の方向に延在し、かつ前記複数の第2のコンタクト層にそれぞれ接続された複数のビット線と
を具備し、
前記隣接する第1の選択トランジスタのゲート電極間の距離は、前記隣接する第2の選択トランジスタのゲート電極間の距離と略同じであり、
前記複数の第2のコンタクト層は、前記第2の選択トランジスタのゲート電極間に形成されたボイドに接触しないように、前記ボイドの延在方向に対して両側に交互に配置されることを特徴とする不揮発性半導体記憶装置。 - 前記第1の選択トランジスタのゲート電極間に設けられた絶縁層をさらに具備し、
前記導電層は、前記絶縁層に形成されたボイド内に設けられることを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。 - 前記第1の選択トランジスタのゲート電極間に設けられた第1の絶縁層と、
前記第1の絶縁層上に設けられた第2の絶縁層とをさらに具備し、
前記導電層は、前記第2の絶縁層内に設けられることを特徴とする請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置。 - 前記導電層は、前記第2のコンタクト層と同じ材料により構成されることを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。
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JP2006109925A JP2007287736A (ja) | 2006-04-12 | 2006-04-12 | 不揮発性半導体記憶装置 |
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