JP2012164776A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】 トランジスタの接合耐圧と表面耐圧の劣化を抑制し、信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】 トランジスタTr.2は、ソース高濃度領域9を有するソース拡散層、メモリセルのゲート絶縁膜より厚いゲート絶縁膜16を有するゲート電極、ドレイン高濃度領域9とドレイン高濃度領域を囲むドレイン低濃度領域23を有するドレイン拡散層22を備え、ドレイン拡散層22は、ゲート絶縁膜16の底面より低い第1の窪みを有し、ドレイン低濃度領域23は、第1の窪みより低い第2の窪み“c”を有し、ドレイン高濃度領域9に接合されるコンタクト10を介してビット線に接続され、ソース高濃度領域に接合されるコンタクトを介してセンスアンプに接続される。
【選択図】図17
Description
図2は、一般的なD型高耐圧トランジスタTr.1と、E型高耐圧トランジスタTr.2の平面図を示している。尚、図2は、理解を容易とするため、コンタクト10より下側の平面構造を示しており、配線層は省略している。
本実施形態のNAND型不揮発性半導体記憶装置は、図1に示す通りである。
図14乃至図18は、上記構成のE型高耐圧トランジスタを、接続トランジスタ404に適用した場合を示している。図14乃至図18において、接続トランジスタ404は、Tr.3と表記している。
図10乃至図17を参照してD型、E型高耐圧トランジスタのゲート電極の製造方法の一例について説明する。
図19乃至図17を参照してD型高耐圧トランジスタTr.1、E型高耐圧トランジスタTr.2、Tr.3のゲート電極の製造方法の他の例について説明する。
Claims (9)
- 半導体基板上に形成された複数のワード線、複数のビット線、前記ワード線と前記ビット線により選択される複数のメモリセルを含むメモリセルアレイと、
前記半導体基板上に形成され、前記メモリセルのゲート絶縁膜より厚いゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ゲート電極の両側面に形成された側壁絶縁膜と、
前記ゲート電極の一方側の前記側壁絶縁膜に対応した前記半導体基板内に形成され、コンタクトを介してセンスアンプに接続されたソース拡散層と、
前記ゲート電極の他方側の前記側壁絶縁膜の外側面直下で前記ゲート絶縁膜の底面より低い位置に形成された第1の窪みと、
前記第1の窪み内に形成され、前記第1の窪みより低い位置に形成された第2の窪みと、
前記ゲート電極の他方側に対応した前記半導体基板内に形成され、前記第2の窪みの底面に形成されたドレイン低濃度領域と、前記ドレイン低濃度領域に囲まれ、コンタクトを介して前記ビット線に接続されたドレイン高濃度領域と、を有するドレイン拡散層と、
を有するトランジスタと、
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記トランジスタの前記ドレイン拡散層と隣接する第1の素子分離絶縁膜と、
前記トランジスタの前記ソース拡散層と隣接する第2の素子分離絶縁膜と、
をさらに具備し、
前記第1の素子分離絶縁膜の上面の高さは、前記第2の素子分離絶縁膜の上面の高さよりも低いことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記トランジスタの前記ドレイン高濃度領域の表面の高さは、前記トランジスタの前記ソース拡散層の表面の高さよりも低いことを特徴とする請求項2記載の不揮発性半導体記憶装置。
- 前記第1の素子分離絶縁膜の上面の高さは、前記第2の素子分離絶縁膜の上面の高さよりも10nmから100nmの深さ範囲で低いことを特徴とする請求項2記載の不揮発性半導体記憶装置。
- 前記トランジスタはエンハンスメント型のトランジスタであり、前記トランジスタのドレイン高濃度領域の表面の高さは、前記トランジスタの前記ソース拡散層の表面の高さよりも0.5nmから30nm範囲で低いことを特徴とする請求項3記載の不揮発性半導体記憶装置。
- 第1導電型の半導体基板上に形成され、複数のワード線、複数のビット線、前記ワード線と前記ビット線により選択される複数のメモリセルを含むメモリセルアレイと、
前記半導体基板上に形成され、前記メモリセルのゲート絶縁膜より厚い第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極と、
第1のゲート電極の両側面に形成された第1の側壁絶縁膜と、
前記第1のゲート電極下方の前記半導体基板内に形成された第1導電型の第1の領域と、
前記第1の領域内で前記ゲート電極の一方側に形成された第2導電型の第1のソース拡散領域と、
前記第1のソース拡散領域内に形成された第2導電型の第2導電型のソース高濃度領域と、
前記第1の領域内で前記ゲート電極の他方側に形成された第2導電型の第1のドレイン拡散領域と、
前記第1のドレイン拡散領域内に形成された第2導電型の第1のドレイン高濃度領域と、
を有する第1のトランジスタと、
前記半導体基板上に形成され、前記第1のゲート絶縁膜と同等の膜厚の第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2のゲート電極と、
第2のゲート電極の両側面に形成された第2の側壁絶縁膜と、
前記第2のゲート電極下方の前記半導体基板内に形成された第1導電型の第2の領域と、
前記第2の領域内で前記第2のゲート電極の一方側に形成された第2の導電型の第2のソース拡散領域と、
前記第2のゲート電極の他方側に形成された前記第2の側壁絶縁膜の外側面直下で、前記第2のゲート絶縁膜の底面より低い位置に形成された第1の窪みと、
前記第1の窪み内に形成され、前記第1の窪みより低い位置に形成された第2の窪みと、 前記第2の領域内で前記第2のゲート電極の他方側に形成され、前記第2の窪みの底面に形成されたドレイン低濃度領域と、前記ドレイン低濃度領域に囲まれたドレイン高濃度領域と、を有する第2の導電型の第2のドレイン拡散領域と、
を有する第2のトランジスタと、
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記第1のトランジスタの第1のドレイン高濃度領域、又は、第1のソース高濃度領域に接続されたコンタクトの一方は、前記メモリセルのワード線に接続され、
前記第2のトランジスタの第2のゲート電極は、前記第1のトランジスタの第1のゲート電極に接続されることを特徴とする請求項6に記載の不揮発性半導体記憶装置。 - 前記第1のゲート電極は、前記ゲート絶縁膜上に形成された第1の導電膜と、前記第1の導電膜上に形成され開口を有する第1の絶縁膜と、前記第1の絶縁膜上に形成され前記開口を介して前記第1の導電膜と電気的に接続される第2の導電膜を有し、
前記第1の導電膜と同じ材料で形成された第3の導電膜と、前記第3の導電膜上に形成され開口を有する第2の絶縁膜と、前記第2の絶縁膜上に形成され前記開口を介して前記第3の導電膜と電気的に接続された第4の導電膜と、前記第3の導電膜上に形成された第3の絶縁膜と、前記第3の絶縁膜上に前記第4の導電膜と分離して形成された第5の導電膜と、を有する素子を具備することを特徴とする請求項6又は7に記載の不揮発性半導体記憶装置。 - 半導体基板上に形成された複数のワード線、複数のビット線、前記ワード線と前記ビット線により選択される複数のメモリセルを含むメモリセルアレイと、
前記半導体基板上に形成されたメモリセルのゲート絶縁膜より膜厚が厚い第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極と、
前記第1のゲート電極の両側面に形成された第1の側壁絶縁膜と、
前記第1のゲート電極の両側に対応する前記半導体基板内に形成された第1の不純物濃度を有する第1の拡散層と、
前記第1の側壁絶縁膜の両側の直下の前記第1の拡散層内に形成され、前記第1のゲート絶縁膜の底面より低い位置に形成された第1の窪みと、
前記第1の窪み内に形成され、前記第1の窪みより低い位置に形成された第2の窪みと、
前記第1の窪み内に形成され、第1の不純物濃度より高い第2の不純物濃度を有する第2の拡散層と、
第2の拡散層内に形成され、前記第2の不純物濃度より高い第3の不純物濃度を有し、コンタクトが接合される第3の拡散層と、
を有するエンハンスメント型の第1のトランジスタと、
前記半導体基板上に形成されたメモリセルのゲート絶縁膜より膜厚が厚い第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2のゲート電極と、
前記第2のゲート電極の両側に対応する前記半導体基板内に形成された第4の不純物濃度を有する第4の拡散層と、
前記第2のゲート電極の両側面に形成された第2の側壁絶縁膜と、
前記第2の側壁絶縁膜の両側の直下の前記第4の拡散層内に形成され、前記第2のゲート絶縁膜の底面より低く、前記第1の窪みと同等の深さの第3の窪みと、
前記第3の窪み内に形成され、前記第4の不純物濃度より高く、コンタクトが接合される第5の拡散層と
を有するデプレション型の第2のトランジスタと
を具備することを特徴とする不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011023215A JP2012164776A (ja) | 2011-02-04 | 2011-02-04 | 不揮発性半導体記憶装置 |
US13/234,613 US8604517B2 (en) | 2011-02-04 | 2011-09-16 | Non-volatile semiconductor memory device for suppressing deterioration in junction breakdown voltage and surface breakdown voltage of transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011023215A JP2012164776A (ja) | 2011-02-04 | 2011-02-04 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012164776A true JP2012164776A (ja) | 2012-08-30 |
Family
ID=46600071
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011023215A Withdrawn JP2012164776A (ja) | 2011-02-04 | 2011-02-04 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8604517B2 (ja) |
JP (1) | JP2012164776A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015060895A (ja) * | 2013-09-17 | 2015-03-30 | 株式会社東芝 | 半導体装置 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6031980B2 (ja) | 2012-12-04 | 2016-11-24 | 三菱電機株式会社 | タッチスクリーン |
KR102066925B1 (ko) * | 2013-08-30 | 2020-01-16 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
CN105575783B (zh) * | 2014-10-09 | 2018-05-08 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
CN105590863B (zh) * | 2014-11-17 | 2019-01-18 | 帝奥微电子有限公司 | 高压mos轻掺杂扩展区的制备工艺 |
US9721966B2 (en) | 2015-09-11 | 2017-08-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
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US9853148B2 (en) * | 2016-02-02 | 2017-12-26 | Taiwan Semiconductor Manufacturing Company Ltd. | Power MOSFETs and methods for manufacturing the same |
US10204994B2 (en) * | 2017-04-03 | 2019-02-12 | Globalfoundries Inc. | Methods of forming a semiconductor device with a gate contact positioned above the active region |
CN114023754B (zh) * | 2022-01-10 | 2022-03-29 | 广州粤芯半导体技术有限公司 | 非易失性闪存存储器及其擦除方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3044352B2 (ja) | 1989-11-20 | 2000-05-22 | ライオン株式会社 | 貼付剤 |
JP3000152B2 (ja) | 1990-08-31 | 2000-01-17 | 名古屋工業大学長 | 高圧ガス噴射装置 |
JP3161435B2 (ja) | 1990-11-28 | 2001-04-25 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
JP2957283B2 (ja) | 1990-12-06 | 1999-10-04 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法及び半導体装置 |
JP4817615B2 (ja) | 2004-05-31 | 2011-11-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4113199B2 (ja) | 2005-04-05 | 2008-07-09 | 株式会社東芝 | 半導体装置 |
JP2006339476A (ja) * | 2005-06-03 | 2006-12-14 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2009141218A (ja) | 2007-12-07 | 2009-06-25 | Toshiba Corp | 半導体装置 |
-
2011
- 2011-02-04 JP JP2011023215A patent/JP2012164776A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015060895A (ja) * | 2013-09-17 | 2015-03-30 | 株式会社東芝 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US8604517B2 (en) | 2013-12-10 |
US20120199896A1 (en) | 2012-08-09 |
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