CN105575783B - 一种半导体器件及其制造方法、电子装置 - Google Patents

一种半导体器件及其制造方法、电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在其上形成有多个栅极结构，栅极结构包括位于最上层的栅极硬遮蔽层；在半导体衬底上依次沉积自对准接触阻挡层和层间介电层，覆盖栅极结构；去除位于栅极结构之间的层间介电层和自对准接触阻挡层，形成用于填充构成自对准接触的材料的开口；在半导体衬底上沉积另一栅极硬掩蔽层，以提升位于栅极结构的最上层的栅极硬掩蔽层的厚度；去除另一栅极硬掩蔽层位于栅极结构之间的半导体衬底上的部分。根据本发明，形成自对准接触的同时，提高位于栅极结构的最上层的栅极硬掩蔽层的厚度，避免自对准接触与栅极结构之间的击穿电压的降低，提升存储器件的性能。

Description

一种半导体器件及其制造方法、电子装置
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
在制造存储器元件时，通常形成自对准接触(SAC)以缩减存储器单元的尺寸。在沉积覆盖栅极结构的自对准接触阻挡层之后，形成具有自对准接触图案的掩膜层，例如图案化的光刻胶层。然后，通过蚀刻去除露出的自对准接触阻挡层，形成用于填充构成自对准接触的材料的开口。在所述蚀刻过程中，位于栅极结构顶部的栅极硬掩蔽层的厚度减薄，填充构成自对准接触的材料于所述开口之后，会造成自对准接触与栅极之间的击穿电压的下降，影响存储器元件的性能。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有多个栅极结构，所述栅极结构包括位于最上层的栅极硬遮蔽层；在所述半导体衬底上依次沉积自对准接触阻挡层和层间介电层，覆盖所述栅极结构；去除位于所述栅极结构之间的层间介电层和自对准接触阻挡层，形成用于填充构成自对准接触的材料的开口；在所述半导体衬底上沉积另一栅极硬掩蔽层，以提升位于所述栅极结构的最上层的所述栅极硬掩蔽层的厚度；去除所述另一栅极硬掩蔽层位于所述栅极结构之间的半导体衬底上的部分。
在一个示例中，所述栅极结构包括自下而上层叠的第一栅极介电层、第一栅极材料层、第二栅极介电层、第二栅极材料层和所述栅极硬掩蔽层。
在一个示例中，所述第一栅极材料层构成浮栅，所述第二栅极材料层构成控制栅。
在一个示例中，去除位于所述栅极结构之间的层间介电层和自对准接触阻挡层时，部分所述栅极硬掩蔽层被同时去除。
在一个示例中，采用具有非理想台阶覆盖能力的沉积工艺实施所述另一栅极硬掩蔽层的沉积。
在一个示例中，沉积的所述另一栅极硬掩蔽层位于所述栅极硬掩蔽层之上部分的厚度为100埃-1000埃。
在一个示例中，采用微量蚀刻工艺或者湿法蚀刻工艺去除所述另一栅极硬掩蔽层位于所述栅极结构之间的半导体衬底上的部分。
在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
根据本发明，形成所述自对准接触的同时，提高位于所述栅极结构的最上层的所述栅极硬掩蔽层的厚度，避免所述自对准接触与所述栅极结构之间的击穿电压的降低，提升存储器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1E为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例一]
参照图1A-图1E，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100的构成材料为未掺杂的单晶硅，其表面晶向为<110>、<111>或其它晶向。在半导体衬底100中形成有各种阱(well)结构、隔离结构，为了简化，图示中予以省略。
在半导体衬底100上形成有栅极结构101，作为示例，栅极结构101包括自下而上层叠的第一栅极介电层101a、第一栅极材料层101b、第二栅极介电层101c、第二栅极材料层101d和栅极硬掩蔽层101e，第一栅极材料层101b构成浮栅，第二栅极材料层101d构成控制栅。所述栅极介电层包括氧化物层，例如二氧化硅(SiO2)层。所述栅极材料层包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。所述栅极硬掩蔽层包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层。作为示例，在本实施例中，所述栅极介电层为二氧化硅层，所述栅极材料层为多晶硅层，所述栅极硬掩蔽层为氮化硅层。所述栅极介电层、所述栅极材料层以及所述栅极硬掩蔽层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
此外，作为示例，在栅极结构101的两侧形成有侧壁结构102。其中，侧壁结构102由氧化物、氮化物或者二者的组合构成。
接下来，执行低掺杂离子注入，以在半导体衬底100中形成低掺杂源/漏区103。
对于半导体衬底100中的N型存储器单元区而言，所述低掺杂离子注入的掺杂离子可以是磷离子或者砷离子等。作为示例，当所述低掺杂离子注入的掺杂离子为磷离子时，离子注入的能量范围为1-20keV，离子注入的剂量为1.0×e14-1.0×e15cm-2；当所述低掺杂离子注入的掺杂离子为砷离子时，离子注入的能量范围为2-35keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。
对于半导体衬底100中的P型存储器单元区而言，所述低掺杂离子注入的掺杂离子可以是硼离子或者铟离子等。作为示例，当所述低掺杂离子注入的掺杂离子为硼离子时，离子注入的能量范围为0.5-10keV，离子注入的剂量为1.0×e14-1.0×e15cm-2；当所述低掺杂离子注入的掺杂离子为铟离子时，离子注入的能量范围为10-70keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。
在实施低掺杂离子注入之前或者同时，可选地，实施预非晶化注入(PAI)，以降低短沟道效应。预非晶化注入的注入离子包括锗、碳等Ⅲ族和Ⅴ族离子。
接下来，执行袋状区离子注入，以在半导体衬底100中形成袋状区，为了简化，图示中予以省略。
对于半导体衬底100中的N型存储器单元区而言，所述袋状区离子注入的深度略大于所述低掺杂离子注入的深度，且所述袋状区离子注入的离子与所述低掺杂离子注入的离子导电类型相反，因此，所述袋状区离子注入的掺杂离子可以是硼离子或者铟离子等。
当所述袋状区离子注入的掺杂离子为硼离子时，离子注入的能量范围为3-20keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
当所述袋状区离子注入的掺杂离子为铟离子时，离子注入的能量范围为100-150keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
在选定的离子注入角度下，进行旋转注入，可减小阴影效应并形成对称杂质分布，其离子注入能量、剂量、角度与所述低掺杂离子注入的能量、剂量、角度相对应匹配，其注入能量确保形成的袋状区将低掺杂源/漏区103包裹住，从而有效抑制住由漏致势垒降低(DIBL)所导致的短沟道效应。
对于半导体衬底100中的P型存储器单元区而言，所述袋状区离子注入的掺杂离子可以是磷离子或者砷离子等。
当所述袋状区离子注入的掺杂离子为磷离子时，离子注入的能量范围为5-35keV，离子注入的剂量为1.0×e13-1.0×e14cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
当所述袋状区离子注入的掺杂离子为砷离子时，离子注入的能量范围为10-50keV，离子注入的剂量为1.0×e13-1.0×e14cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
接下来，执行快速热退火工艺，以激活低掺杂源/漏区103和所述袋状区中的掺杂离子并消除上述离子注入产生的缺陷。在其它实施例中，也可以采用其它退火方式，应能达到类似的效果。
在本实施例中，所述快速热退火步骤是在所述低掺杂离子注入和所述袋状区离子注入步骤之后进行，但并不以此为限，在其它实施例中，所述快速热退火步骤也可以分两次进行，即在所述低掺杂离子注入步骤之后进行第一次快速热退火步骤以及在所述袋状区离子注入步骤之后进行第二次快速热退火步骤。
接下来，执行重掺杂离子注入并退火，以在半导体衬底100中形成重掺杂漏区104。形成重掺杂漏区104的工艺为本领域技术人员所熟习，在此不再加以赘述。
接着，如图1B所示，在半导体衬底100上沉积自对准接触阻挡层105，覆盖栅极结构101和侧壁结构102。作为示例，采用共形沉积工艺实施所述沉积，确保自对准接触阻挡层105具有理想的台阶覆盖形态，自对准接触阻挡层105的构成材料可以为构成阻隔金属硅化层的可选材料，例如RPO。
接下来，在半导体衬底100上形成层间介电层106，覆盖自对准接触阻挡层105。作为示例，采用常规的沉积工艺形成层间介电层106，层间介电层106的构成材料可以为具有低介电常数的材料。然后，执行化学机械研磨工艺，以使层间介电层106的顶部平整。
接着，如图1C所示，去除位于栅极结构101之间的层间介电层106和自对准接触阻挡层105，形成用于填充构成自对准接触的材料的开口107。作为示例，形成开口107的工艺步骤包括：在半导体衬底100上形成具有自对准接触图案的掩膜层，作为示例，所述掩膜层可以为通过涂布、曝光、显影等工艺形成的图案化的光刻胶层；以所述掩膜层为掩膜，通过蚀刻依次去除位于栅极结构101之间的层间介电层106和自对准接触阻挡层105，以形成开口107，由于所述蚀刻会产生过蚀刻效应，部分栅极硬掩蔽层101e也会被去除；通过另一蚀刻去除所述掩膜层。
接着，如图1D所示，在半导体衬底100上沉积另一栅极硬掩蔽层108，以修补部分缺失的栅极硬掩蔽层101e，提升所述栅极硬掩蔽层的厚度。作为示例，采用具有非理想台阶覆盖能力的沉积工艺实施所述沉积，例如化学气相沉积(CVD)，以确保在栅极结构101之间的半导体衬底100上形成厚度很薄的另一栅极硬掩蔽层108。沉积的另一栅极硬掩蔽层108位于栅极硬掩蔽层101e之上部分的厚度可以为100埃-1000埃。
接着，如图1E所示，去除另一栅极硬掩蔽层108位于栅极结构101之间的半导体衬底100上的部分。作为示例，采用微量蚀刻(Soft Etch)工艺实施所述去除，蚀刻气体可以为洁净气体，例如CH4、O2等；或者，采用湿法蚀刻工艺实施所述去除，使用的腐蚀液可以根据另一栅极硬掩蔽层108的具体构成材料加以选择，例如热磷酸、稀释的氢氟酸等。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，形成自对准接触的同时，提高位于栅极结构101的最上层的所述栅极硬掩蔽层的厚度，避免自对准接触与栅极结构101之间的击穿电压的降低，提升存储器件的性能。
参照图2，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。
在步骤201中，提供半导体衬底，在半导体衬底上形成有多个栅极结构，所述栅极结构包括位于最上层的栅极硬遮蔽层；
在步骤202中，在半导体衬底上依次沉积自对准接触阻挡层和层间介电层，覆盖所述栅极结构；
在步骤203中，去除位于所述栅极结构之间的层间介电层和自对准接触阻挡层，形成用于填充构成自对准接触的材料的开口；
在步骤204中，在半导体衬底上沉积另一栅极硬掩蔽层，以提升位于所述栅极结构的最上层的栅极硬掩蔽层的厚度；
在步骤205中，去除另一栅极硬掩蔽层位于所述栅极结构之间的半导体衬底上的部分。
[示例性实施例二]
接下来，可以通过后续工艺完成整个半导体器件的制作，包括：在开口107中填充构成自对准接触的材料，完成自对准接触的制作；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。
[示例性实施例三]
本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上形成有多个栅极结构，所述栅极结构包括位于最上层的栅极硬遮蔽层；
在所述半导体衬底上依次沉积自对准接触阻挡层和层间介电层，覆盖所述栅极结构；
去除位于所述栅极结构之间的层间介电层和自对准接触阻挡层，形成用于填充构成自对准接触的材料的开口；
在所述半导体衬底上沉积另一栅极硬掩蔽层，以提升位于所述栅极结构的最上层的所述栅极硬掩蔽层的厚度；
去除所述另一栅极硬掩蔽层位于所述栅极结构之间的半导体衬底上的部分。
2.根据权利要求1所述的方法，其特征在于，所述栅极结构包括自下而上层叠的第一栅极介电层、第一栅极材料层、第二栅极介电层、第二栅极材料层和所述栅极硬掩蔽层。
3.根据权利要求2所述的方法，其特征在于，所述第一栅极材料层构成浮栅，所述第二栅极材料层构成控制栅。
4.根据权利要求1所述的方法，其特征在于，去除位于所述栅极结构之间的所述层间介电层和所述自对准接触阻挡层时，部分所述栅极硬掩蔽层被同时去除。
5.根据权利要求1所述的方法，其特征在于，采用具有非理想台阶覆盖能力的沉积工艺实施所述另一栅极硬掩蔽层的沉积。
6.根据权利要求5所述的方法，其特征在于，沉积的所述另一栅极硬掩蔽层位于所述栅极硬掩蔽层之上部分的厚度为100埃-1000埃。
7.根据权利要求1所述的方法，其特征在于，采用微量蚀刻工艺或者湿法蚀刻工艺去除所述另一栅极硬掩蔽层位于所述栅极结构之间的半导体衬底上的部分。
8.一种采用权利要求1-7之一所述的方法制造的半导体器件。
9.一种电子装置，所述电子装置包括权利要求8所述的半导体器件。
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