CN105470134B

CN105470134B - 一种半导体器件及其制造方法、电子装置

Info

Publication number: CN105470134B
Application number: CN201410455906.2A
Authority: CN
Inventors: 赵猛
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-09-09
Filing date: 2014-09-09
Publication date: 2019-06-28
Anticipated expiration: 2034-09-09
Also published as: CN105470134A

Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有栅极结构，在栅极结构两侧的半导体衬底中分别形成有重掺杂漏区和重掺杂源区；在重掺杂漏区中形成具有非竖直侧壁轮廓的沟槽；在所述沟槽的底部和侧壁下部形成掺杂材料层；形成外延材料层，以填充所述沟槽的剩余部分；在外延材料层的顶部形成硅化物层。根据本发明，可以进一步增强作用于器件沟道区的应力，优化改进ESD保护电路的触发电压。

Description

一种半导体器件及其制造方法、电子装置

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术

随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于MOS器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此，采用在MOS器件中形成超浅结和突变结的方法，可以改善核心器件的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制短沟道效应和提升MOS器件的性能之间找到更为合理的均衡点也是极负挑战性的任务。

为了克服上述难题，现有技术通过多种方法，例如预非晶化离子注入、应力技术等，来进一步提升MOS器件的性能。但是，这些方法存在一些不足之处，例如预非晶化离子注入并不能很好地控制MOS器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力于MOS器件的沟道区来提升其载流子迁移率。上述不足之处进一步限制了在抑制短沟道效应和提升MOS器件的性能之间确定更优的均衡点的技术进步空间。

当集成电路(IC)开始工作时，来自外部的高能量施加给IC，在IC中会出现瞬间发生的静电放电(ESD)现象。ESD会在IC内部产生瞬时高压，其将导致栅氧化物的击穿，使IC出现故障。现有技术中常用的ESD保护电路为栅极接地的NMOS(Gate Grounded NMOS)，随着MOS器件的特征尺寸的不断减小，不断减小的栅氧化物厚度对ESD的冲击越来越敏感，对于ESD保护电路的触发电压的优化改进显得尤为迫切。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构两侧的半导体衬底中分别形成有重掺杂漏区和重掺杂源区；在所述重掺杂漏区中形成具有非竖直侧壁轮廓的沟槽；在所述沟槽的底部和侧壁下部形成掺杂材料层；形成外延材料层，以填充所述沟槽的剩余部分；在所述外延材料层的顶部形成硅化物层。

在一个示例中，所述沟槽为∑状或者倒三角形。

在一个示例中，所述沟槽的深度为3nm-100nm。

在一个示例中，形成所述沟槽的工艺步骤包括：在所述半导体衬底上形成露出所述重掺杂漏区的图案化的掩膜；通过先干法蚀刻再湿法蚀刻的工艺在所述重掺杂漏区中形成所述沟槽。

在一个示例中，对于所述半导体衬底中的NMOS区而言，所述掺杂材料层中的掺杂物质为硼或者氟硼，掺杂剂量为5.0×e¹⁸cm^-3-1.0×e²⁰cm^-3；对于所述半导体衬底中的PMOS区而言，所述掺杂材料层中的掺杂物质为磷，掺杂剂量为5.0×e¹⁸cm^-3-1.0×e²⁰cm^-3。

在一个示例中，对于所述半导体衬底中的NMOS区而言，所述外延材料层的构成材料为硅或者碳硅；对于所述半导体衬底中的PMOS区而言，所述外延材料层的构成材料为硅或者锗硅。

在一个示例中，在形成所述重掺杂漏区和所述重掺杂源区之前，还包括在所述栅极结构两侧的半导体衬底中依次形成低掺杂源/漏区和袋状区的步骤。

在一个示例中，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。

在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。

根据本发明，可以进一步增强作用于器件沟道区的应力，优化改进ESD保护电路的触发电压。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1D为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

[示例性实施例一]

参照图1A-图1D，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。

首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100的构成材料为未掺杂的单晶硅，其表面晶向为<110>、<111>或其它晶向。在半导体衬底100中形成有各种阱(well)结构、隔离结构，为了简化，图示中予以省略。

在半导体衬底100上形成有栅极结构101，作为示例，栅极结构101包括依次层叠的栅极介电层101a、栅极材料层101b和栅极硬掩蔽层101c。栅极介电层101a包括氧化物层，例如二氧化硅(SiO₂)层。栅极材料层101b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO₂)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层101c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si₃N₄)层；氮氧化物层包括氮氧化硅(SiON)层。栅极介电层101a、栅极材料层101b以及栅极硬掩蔽层101c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。

此外，作为示例，在栅极结构101的两侧形成有侧壁结构102。其中，侧壁结构102由氧化物、氮化物或者二者的组合构成。

接下来，执行低掺杂离子注入，以在半导体衬底100中形成低掺杂源/漏区103。

对于半导体衬底100中的NMOS区而言，所述低掺杂离子注入的掺杂离子可以是磷离子或者砷离子等。作为示例，当所述低掺杂离子注入的掺杂离子为磷离子时，离子注入的能量范围为1-20keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2；当所述低掺杂离子注入的掺杂离子为砷离子时，离子注入的能量范围为2-35keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2。

对于半导体衬底100中的PMOS区而言，所述低掺杂离子注入的掺杂离子可以是硼离子或者铟离子等。作为示例，当所述低掺杂离子注入的掺杂离子为硼离子时，离子注入的能量范围为0.5-10keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2；当所述低掺杂离子注入的掺杂离子为铟离子时，离子注入的能量范围为10-70keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2。

在实施低掺杂离子注入之前或者同时，可选地，实施预非晶化注入(PAI)，以降低短沟道效应。预非晶化注入的注入离子包括锗、碳等Ⅲ族和Ⅴ族离子。

接下来，执行袋状区离子注入，以在半导体衬底100中形成袋状区，为了简化，图示中予以省略。

对于半导体衬底100中的NMOS区而言，所述袋状区离子注入的深度略大于所述低掺杂离子注入的深度，且所述袋状区离子注入的离子与所述低掺杂离子注入的离子导电类型相反，因此，所述袋状区离子注入的掺杂离子可以是硼离子或者铟离子等。

当所述袋状区离子注入的掺杂离子为硼离子时，离子注入的能量范围为3-20keV，离子注入的剂量为1.0×e¹³-9.0×e¹³cm^-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。

当所述袋状区离子注入的掺杂离子为铟离子时，离子注入的能量范围为100-150keV，离子注入的剂量为1.0×e¹³-9.0×e¹³cm^-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。

在选定的离子注入角度下，进行旋转注入，可减小阴影效应并形成对称杂质分布，其离子注入能量、剂量、角度与所述低掺杂离子注入的能量、剂量、角度相对应匹配，其注入能量确保形成的袋状区将低掺杂源/漏区103包裹住，从而有效抑制住由漏致势垒降低(DIBL)所导致的短沟道效应。

对于半导体衬底100中的PMOS区而言，所述袋状区离子注入的掺杂离子可以是磷离子或者砷离子等。

当所述袋状区离子注入的掺杂离子为磷离子时，离子注入的能量范围为5-35keV，离子注入的剂量为1.0×e¹³-1.0×e¹⁴cm^-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。

当所述袋状区离子注入的掺杂离子为砷离子时，离子注入的能量范围为10-50keV，离子注入的剂量为1.0×e¹³-1.0×e¹⁴cm^-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。

接下来，执行快速热退火工艺，以激活低掺杂源/漏区103和所述袋状区中的掺杂离子并消除上述离子注入产生的缺陷。在其它实施例中，也可以采用其它退火方式，应能达到类似的效果。

在本实施例中，所述快速热退火步骤是在所述低掺杂离子注入和所述袋状区离子注入步骤之后进行，但并不以此为限，在其它实施例中，所述快速热退火步骤也可以分两次进行，即在所述低掺杂离子注入步骤之后进行第一次快速热退火步骤以及在所述袋状区离子注入步骤之后进行第二次快速热退火步骤。

接下来，执行重掺杂离子注入并退火，以在半导体衬底100中形成重掺杂漏区104a和重掺杂源区104b。形成重掺杂漏区104a和重掺杂源区104b的工艺为本领域技术人员所熟习，在此不再加以赘述。

接着，如图1B所示，在重掺杂漏区104a中形成具有非竖直侧壁轮廓的沟槽106。作为示例，沟槽106的沿着与半导体衬底100相垂直的方向得到的剖面的形状可以为∑状或者倒三角形。作为示例，在本实施例中，沟槽106的深度为3nm-100nm。形成沟槽106的工艺步骤包括：在半导体衬底100上沉积层间介电层105，以覆盖栅极结构101和侧壁结构102；执行化学机械研磨，直至露出栅极结构101的顶部；形成图案化的光刻胶层，并以所述光刻胶层为掩膜，实施第一干法蚀刻直至露出重掺杂漏区104a；通过灰化工艺去除所述光刻胶层；通过先第二干法蚀刻再湿法蚀刻的工艺在重掺杂漏区104a中形成沟槽106。所述第一干法蚀刻、第二干法蚀刻和湿法蚀刻的工艺参数可以分别参照本领域技术人员所熟习的蚀刻层间介电层和形成嵌入式锗硅应力层的常规工艺来选取，在此不再予以例举。

接着，如图1C所示，在沟槽106的底部和侧壁下部形成掺杂材料层107。作为示例，通过外延工艺形成掺杂材料层107，其构成材料可以为硅。对于半导体衬底100中的NMOS区而言，掺杂材料层107中的掺杂物质为硼或者氟硼(BF₂ ^-)，掺杂剂量为5.0×e¹⁸cm^-3-1.0×e²⁰cm^-3；对于半导体衬底100中的PMOS区而言，掺杂材料层107中的掺杂物质为磷，掺杂剂量为5.0×e¹⁸cm^-3-1.0×e²⁰cm^-3。

接着，如图1D所示，形成外延材料层108，以填充沟槽106的剩余部分。为了进一步提升器件的性能，形成的外延材料层108的顶部通常高于沟槽106的开口位置。作为示例，通过另一外延工艺形成外延材料层108，对于半导体衬底100中的NMOS区而言，其构成材料可以为硅或者碳硅；对于半导体衬底100中的PMOS区而言，其构成材料可以为硅或者锗硅。

接下来，在外延材料层108的顶部形成硅化物层109。硅化物层109的构成材料可以为镍硅或者含有一定比例铂(Pt)的镍硅。形成硅化物层109的工艺为本领域技术人员所熟习，在此不再加以赘述。

至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，可以进一步增强作用于器件沟道区的应力，优化改进ESD保护电路的触发电压。

参照图2，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。

在步骤201中，提供半导体衬底，在半导体衬底上形成有栅极结构，在栅极结构两侧的半导体衬底中分别形成有重掺杂漏区和重掺杂源区；

在步骤202中，在重掺杂漏区中形成具有非竖直侧壁轮廓的沟槽；

在步骤203中，在所述沟槽的底部和侧壁下部形成掺杂材料层；

在步骤204中，形成外延材料层，以填充所述沟槽的剩余部分；

在步骤205中，在外延材料层的顶部形成硅化物层。

[示例性实施例二]

接下来，可以通过后续工艺完成整个半导体器件的制作，包括：沉积形成另一层间介电层，并在所述层间介电层中形成分别连通栅极材料层101b、硅化物109和重掺杂源区104b的接触孔；在通过所述接触孔露出的栅极材料层101b和重掺杂源区104b的顶部形成另一硅化物层；在所述接触孔中形成接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。

[示例性实施例三]

本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构两侧的半导体衬底中分别形成有重掺杂漏区和重掺杂源区；在所述重掺杂漏区中形成具有非竖直侧壁轮廓的沟槽；

在所述沟槽的底部和侧壁下部形成掺杂材料层；

形成外延材料层，以填充所述沟槽的剩余部分；

在所述外延材料层的顶部形成硅化物层；

形成所述重掺杂漏区和所述重掺杂源区之前，还包括在所述栅极结构两侧的半导体衬底中依次形成低掺杂源/漏区和袋状区的步骤，所述袋状区离子注入的离子与所述低掺杂源/漏区注入的离子导电类型相反。

2.根据权利要求1所述的方法，其特征在于，所述沟槽为∑状或者倒三角形。

3.根据权利要求1所述的方法，其特征在于，所述沟槽的深度为3nm-100nm。

4.根据权利要求1所述的方法，其特征在于，形成所述沟槽的工艺步骤包括：在所述半导体衬底上形成露出所述重掺杂漏区的图案化的掩膜；通过先干法蚀刻再湿法蚀刻的工艺在所述重掺杂漏区中形成所述沟槽。

5.根据权利要求1所述的方法，其特征在于，对于所述半导体衬底中的NMOS区而言，所述掺杂材料层中的掺杂物质为硼或者氟硼，掺杂剂量为5.0×e¹⁸cm^-3-1.0×e²⁰cm^-3；对于所述半导体衬底中的PMOS区而言，所述掺杂材料层中的掺杂物质为磷，掺杂剂量为5.0×e¹⁸cm^-3-1.0×e²⁰cm^-3。

6.根据权利要求1所述的方法，其特征在于，对于所述半导体衬底中的NMOS区而言，所述外延材料层的构成材料为硅或者碳硅；对于所述半导体衬底中的PMOS区而言，所述外延材料层的构成材料为硅或者锗硅。

7.根据权利要求1所述的方法，其特征在于，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。

8.一种采用权利要求1-7之一所述的方法制造的半导体器件。

9.一种电子装置，所述电子装置包括权利要求8所述的半导体器件。