CN1841771A - p沟道MOS晶体管、半导体集成电路器件及其制造工艺 - Google Patents

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Abstract

本发明提供一种p沟道MOS晶体管、半导体集成电路器件及其制造工艺。该p沟道MOS晶体管包括形成在硅衬底中栅极的各横向侧的p型源极区和漏极区，其中每个p型源极区和漏极区包括任一金属膜区和金属化合物膜区，它们作为内部积累压应力的压应力源。使用本发明，可以实现更大的压应力、相当大的空穴迁移，从而使MOS晶体管的运行速度大幅提高。

Description

p沟道MOS晶体管、半导体集成电路器件及其制造工艺
相关申请的交叉参考：
本发明基于2005年3月29日提交的日本优选权申请No.2005-096277，其全部内容通过援引合并在此。
技术领域
本发明通常涉及一种半导体器件，特别涉及一种包括应力半导体器件(stressed semiconductor)的半导体集成电路器件及其制造工艺，其能够通过应力达到提高的运行速度。
背景技术
随着器件小型化技术的发展，现在可以制造出栅长为100nm或更小的超精微、超高速的半导体器件。
使用这种超精微、超高速的晶体管，与传统半导体器件相比，位于栅极正下方的沟道区的区域非常小，因而穿过该沟道区的电子或空穴的迁移受到施加到该沟道区上的应力的严重影响。因此，已做出各种尝试以通过优化施加到沟道区上的应力来提高半导体器件的运行速度。
                         参考文献
专利参考文献1 日本公开专利申请2002-530864
专利参考文献2 美国专利6,165,826
专利参考文献3 美国专利5,710,450
专利参考文献4 美国专利6,621,131
非专利参考文献1 Chani，T.等人，IEDM 2003，978980，2003年6月10日，
非专利参考文献2 Giles，M.D.等人，VLSI 2004
非专利参考文献3 Thompson，S.E.，IEDM 2004
非专利参考文献4 Thompson，S.E.，IEEE ED51，卷号：10，2004年
发明内容
传统地，为了提高n沟道MOS晶体管的运行速度，公知一种在n沟道MOS晶体管的器件区形成应激源膜(stressor film)典型的是SiN膜的结构，在该膜中积累拉应力，以使其包括用于提高位于栅极正下方的沟道区的电子迁移的栅极。
图1表示具有这种应激源膜的n沟道MOS晶体管的结构。
参考图1，由p型阱形式的STI结构1I在硅衬底1上界定出n沟道MOS晶体管的器件区1A，栅极3经由栅绝缘膜2，形成在硅衬底1的与器件区1A相对应的一部分上，并与器件区1A中形成的沟道区相对应。进一步，n型源极和漏极延伸区1a和1b在硅衬底1中在栅极3的各横向侧形成。
进一步，侧壁绝缘膜3A和3B形成在栅极3的各侧壁表面，并且n+型源极和漏极扩散区1c和1d在硅衬底1中，在侧壁绝缘膜3A和3B的各外侧，以分别与源极和漏极延伸区1a和1b有重叠关系的方式形成。
进一步，硅化物层4A和4B形成在源极和漏极扩散区1c和1d的各表面部分上，且硅化物层4C形成在栅极3上。
进一步，使用图1的结构，在硅衬底1上形成其内积累拉应力的SiN膜5以覆盖栅结构，该栅结构包括：栅极3；侧壁绝缘膜3A和3B；还有硅化物层4A，其中这种拉应激源膜(tensile stressor film)5功能是在硅衬底1的方向推动栅极3。因此，压应力以垂直于衬底表面的方向施加到位于栅极3正下方的n沟道晶体管的沟道区，因此，在沟道区引起应变，该应变与平行衬底表面施加的拉应力(面内拉应力)中的应变相等。
使用这种结构，构成沟道区的Si晶体的对称得到局部的调整，并且在结晶等同状态之间发生的电子散射受到抑制。因此，电子迁移在沟道区中提高，从而，n沟道MOS晶体管的运行速度提高。
另一方面，传统上公知的是通过将单轴压应力施加到沟道区来提高使用空穴作为载流子的p沟道MOS晶体管中载流子的迁移，并提出图2中示出的结构作为用于将压应力施加到沟道区的装置(专利参考文献1-4，非专利参考文献1-4)。
参考图2，经由栅绝缘膜12与沟道区相对应地在硅衬底11上形成栅极13，p型扩散区11a和11b在硅衬底11中在栅极13的各横向侧形成，以界定它们之间的沟道区。进一步，侧壁绝缘膜13A、13B形成在栅极13的各侧壁表面上以覆盖一部分硅衬底11表面。
这里，扩散区11a和11b起MOS晶体管的源极和漏极延伸区的作用，且通过施加到栅极13的栅电压，来控制从扩散区11a到扩散区11b经过位于栅极13正下方的沟道区的空穴流。
在图2的结构中，在侧壁绝缘膜13A和13B的各外侧，进一步在硅衬底11外延地形成混合有SiGe的晶体层11A和11B，并且p型源极和漏极区在扩散区11a和11b之下形成在混合有SiGe的晶体层11A和11B中。
使用图2的p沟道MOS晶体管，混合有SiGe的晶体层11A和11B具有比硅衬底11大的栅格常数(lattice constant)，因而在混合有SiGe的晶体层11A和11B中引起压应力，如箭头a所示。因此，混合有SiGe的晶体层11A和11B在通常垂直于硅衬底11表面的方向经受应变，如箭头b所示。
由于混合有SiGe的晶体层11A和11B外延地形成到硅衬底11，所以混合有SiGe的晶体层11A和11B中的应变(如箭头b所示)在硅衬底11的沟道区中引起相应的应变(如箭头c所示)，同时这种应变在沟道区的沟道方向上引起收缩。因此，引起一种与将单轴压应力(如箭头d所示)施加到沟道区的情况相同的状态。
使用图2的p沟道MOS晶体管，由于对应于沟道区的这种单轴压应力的变形，构成沟道区的Si晶体的对称被调整，晶体对称的这种改变减轻了电子带(valence band)中轻空穴和重空穴的退化(degeneration)。因此，产生沟道区中的空穴迁移的增长，并且晶体管的运行速度提高。这种通过在沟道区中引起应力使空穴迁移增长以及相关的使晶体管的运行速度的提高，尤其在栅长为100nm或更小长度的超小半导体器件中表现显著。
但是，使用图2表示的传统技术，沟道区的应力依靠一种间接机制，即，利用了由混合有SiGe的晶体层与硅衬底11之间的栅格常数的不同引起的混合有SiGe的晶体层11A和11B在垂直于衬底表面的方向上的延长，因而不可能达到p沟道MOS晶体管器件性能的满意的提高。与此相关的，应该注意到，由于混合有SiGe的晶体层11A和11B保持外延附生到硅衬底11，在沟道方向上沟道区的原子距离受到硅衬底的原子距离限制，从而即使在由于栅格常数的不同而产生压应力时，混合有SiGe的晶体层11A和11B也不可能在沟道方向上产生膨胀。换句话说，不可能用现有技术在p沟道MOS晶体管的沟道区直接产生作用在沟道方向上的压应力。
进一步，为了在p沟道MOS晶体管的沟道区引起大的压应力以使该压应力以图2的机制作用在沟道方向，希望将混合有SiGe的晶体层11A和11B形成在尽可能接近沟道处，并尽可能大地增加混合有SiGe的晶体层11A和11B的深度，这就有必要形成用于混合有SiGe的晶体层11A和11B的深凹槽，同时精微地控制凹槽的形状并具有产品再现性。进一步，使用传统技术，必需通过进行一选择性外延生长，用混合有SiGe的晶体层11A和11B填充这种深凹槽。为此，有必要控制该工艺以使混合有SiGe的晶体层11A和11B的外延生长只发生在凹槽的表面上而不发生在其它部件如侧壁绝缘膜13A和13B上。
因此，在实际的大规模生产过程中尝试执行图2的工艺时会出现各种困难。
根据第一个方案，本发明提供一种p型沟道MOS晶体管，包括：
硅衬底，包括沟道区；
栅极，经由栅绝缘膜与所述沟道区相对应地形成在所述硅衬底上；
p型源极延伸区和p型漏极延伸区，在所述硅衬底中在所述沟道区的各侧形成；以及
p型源极区和p型漏极区，在所述硅衬底中，在所述栅极的各横向侧且在所述栅极各侧壁表面上形成的侧壁绝缘膜的各外侧，以分别与所述p型源极延伸区和所述p型漏极延伸区部分地重叠的方式形成，
每个所述p型源极区和p型漏极区包括金属膜区和金属化合物膜区其中之一，并包围内部积累压应力的压应力源。
在另一个方案中，本发明提供一种半导体集成电路器件，包括：
硅衬底，由器件隔离区界定出包括第一沟道区的第一器件区和包括第二沟道区的第二器件区；
n沟道MOS晶体管，形成在所述第一器件区上，包括：n型第一栅极，经由第一栅绝缘膜与第一沟道区相对应地形成在所述硅衬底上；n型源极延伸区和n型漏极延伸区，在所述硅衬底的对应于所述第一器件区的部分中，在所述第一沟道区的各横向侧形成；以及n型源极区和n型漏极区，在所述硅衬底的对应于所述第一器件区的部分中，在所述第一栅极的各横向侧且在所述第一栅极各侧壁表面上形成的侧壁绝缘膜的外侧，以分别与所述n型源极延伸区和所述n型漏极延伸区部分地重叠的方式形成；
p沟道MOS晶体管，形成在所述第二器件区上，包括：p型第二栅极，经由第二栅绝缘膜与第二沟道区相对应地形成在所述硅衬底上；p型源极延伸区和p型漏极延伸区，在所述硅衬底的对应于所述第二器件区的部分中，在所述第二沟道区的各横向侧形成；以及p型源极区和p型漏极区，在所述硅衬底的对应于所述第二器件区的部分中，在所述第二栅极的各横向侧且在所述第二栅极各侧壁表面上形成的侧壁绝缘膜的外侧，以分别与所述p型源极延伸区和所述p型漏极延伸区部分地重叠的方式形成；
层间绝缘膜，在所述硅衬底上的所述第一和第二器件区上方延伸而覆盖所述n沟道MOS晶体管和所述p沟道MOS晶体管；
第一和第二接触栓，与所述n型源极区和n型漏极区相对应地形成在所述层间绝缘膜中；
第三和第四接触栓，与所述p型源极区和p型漏极区相对应地形成在所述层间绝缘膜中，
所述第一和第二接触栓在它们的各尖端部分上具有金属和金属化合物其中之一的第一和第二拉应力源，并且与所述n型源极区和所述n型漏极区接触，
所述第三和第四接触栓在它们的各尖端部分上具有金属和金属化合物其中之一的第一和第二压应力源，并且与所述p型源极区和所述p型漏极区接触。
在再一个方案中，本发明提供一种制造p沟道MOS晶体管的方法，包括以下步骤：
与沟道区相对应地在硅衬底上形成栅极；
在所述硅衬底中，在所述栅极的各横向侧形成p型源极区和p型漏极区；
在每个所述p型源极区和p型漏极区中形成凹槽区；
用难熔金属硅化物膜沿着所述凹槽区的形状覆盖所述凹槽区的表面；以及
在所述金属或金属化合物膜的内部积累压应力的条件下，在所述难熔金属硅化物膜上沉积金属或金属化合物膜而填充所述凹槽区。
在又一个方案中，本发明提供一种制造半导体集成电路器件的方法，所述半导体集成电路器件包括在硅衬底上的p沟道MOS晶体管和n沟道MOS晶体管，所述硅衬底由器件隔离区界定出第一和第二器件区，所述方法包括以下步骤：
在所述第一器件区上形成具有n型源极区和n型漏极区的n沟道MOS晶体管，并在所述第二器件区上形成具有p型源极区和p型漏极区的p沟道MOS晶体管；
在所述硅衬底上的所述第一和第二器件区上形成层间绝缘膜，以覆盖所述n沟道MOS晶体管和所述p沟道MOS晶体管；
在所述层间绝缘膜中形成分别与所述n型源极区和所述n型漏极区接触的第一和第二导电栓，以使所述第一和第二导电栓填充第一和第二接触孔，所述第一和第二接触孔分别与所述n型源极区和所述n型漏极区相对应地在层间绝缘膜中形成；
通过热退火工艺使所述第一和第二导电栓结晶；
在所述结晶步骤后，在所述层间绝缘膜中形成第三和第四接触孔，以分别露出所述p型源极区和所述p型漏极区；以及
用金属或金属化合物至少填充所述第三和第四接触孔的底面部分，
所述金属或金属化合物在压应力能积累在其内部的条件下沉积。
根据本发明，通过在p沟道MOS晶体管的源极和漏极区形成凹槽并用其内部积累压应力的金属或金属化合物填充该凹槽，可以在沟道方向上直接将压应力施加到p沟道MOS晶体管的沟道区。
例如，通过用具有比硅衬底的栅格常数大的栅格常数的材料如SiGe混合晶体填充这种源极和漏极区，与根据前面参考图2说明的方式中压应力间接引入沟道区的情况相比，可以实现更大的压应力。这样，与传统应力的p沟道MOS晶体管相比，本发明的p沟道MOS晶体管能实现相当大的空穴迁移和高速运行。
进一步，根据本发明，通过在p型源极区或p型漏极区中形成由金属或金属化合物构成的压应力源，可以实现非常大的压应力，且仅通过在与源极或漏极区接触的接触栓中形成这种压应力源，就可以实现空穴迁移的充分提高。
应该注意到，由于与热退火工艺相关的再结晶，这种金属膜或金属化合物膜产生收缩，从而其内部积累的应力转变为拉应力。因此，使用本发明，通过在与源极或漏极区接触的接触栓中形成类似的金属膜或金属化合物膜，并进一步实施热退火工艺，引起在沟道方向上作用于n沟道MOS晶体管沟道区的拉应力。
进一步，可以通过以下步骤在n沟道MOS晶体管的沟道区中引起作用在沟道方向上的拉应力：在硅衬底上分别在第一和第二器件区中形成n沟道MOS晶体管和p沟道MOS晶体管；在n沟道MOS晶体管的源极和漏极区中形成金属或金属化合物的导电栓；通过实施热退火工艺来形成拉应力源；并进一步在从室温到300℃范围内的温度，在同一硅衬底的第二器件区上的p沟道MOS晶体管的源极和漏极区中形成金属或金属化合物的导电栓。由此可以得到这种高速半导体集成电路器件，在这种高速半导体集成电路器件中，在p沟道MOS晶体管的沟道区中在沟道方向上引起压应力。
结合附图，从以下的详细描述中，本发明的其它目的和进一步的特征将变得明显。
附图说明
图1是说明传统的应力n沟道MOS晶体管的原理示意图；
图2是说明传统的应力p沟道MOS晶体管的原理示意图；
图3是表示根据本发明第一实施例p沟道MOS晶体管的结构示意图；
图4是表示图3的p沟道MOS晶体管中的应力分布的示意图；
图5是表示与传统的应力p沟道MOS晶体管相比，图3的MOS晶体管的迁移增长率的示意图；
图6是表示图3的p沟道MOS晶体管的改型的示意图；
图7A-7H是表示根据本发明第二实施例半导体集成电路器件的制造工艺的示意图；
图8是表示根据本发明第三实施例p沟道MOS晶体管的结构示意图；
图9是表示图8的p沟道MOS晶体管的改型的示意图；
图10A-10E是表示根据本发明第四实施例半导体集成电路器件的制造工艺的示意图；以及
图11是表示本发明的第一实施例的改型的示意图。
具体实施方式
(第一实施例)
图3表示根据本发明第一实施例p沟道MOS晶体管20的结构。
参考图3，p沟道MOS晶体管20是栅长为100nm或更小并形成在硅衬底21(其中n型阱21A通过STI区21I形成)的器件区上的器件。
在硅衬底21上，p+型多晶硅栅极23经由SiON或所谓高介电常数(high-K)材料的栅绝缘膜22，与形成在器件区21A中的沟道相对应地形成，膜厚一般为1-1.2nm。
在硅衬底21中，p型源极延伸区21a和漏极延伸区21b形成在栅极23的各横向侧，SiN的侧壁绝缘膜23W经由各自的CVD侧壁氧化膜23I形成在栅极23的各互相对立的侧壁表面。应该注意到，每个CVD侧壁氧化膜23I连续地覆盖多晶硅栅极23的侧壁表面和接近栅极23的一部分硅衬底21的表面。由此，避免了SiN的侧壁绝缘膜23W与硅衬底21的表面直接接触。
进一步，在硅衬底21中，在一部分器件区21A中且在源极和漏极延伸区21a和21b的各外侧形成p+型源极和漏极区21c和21d，在源极和漏极区21c和21d中在栅极侧壁绝缘膜23W的各外侧，形成深度不超过源极区21c或漏极区21d的底端的凹槽21Rs和21Rd，如30nm的凹槽21Rs和21Rd。因此，凹槽21Rs和21Rd的表面掺入与源极区21c或漏极区21d相比更高浓度级的B，并且起低电阻接触层作用的p型Si的外延层21S和21D覆盖这样形成的各凹槽21Rs和21Rd。
应该注意到，在p型Si的外延层21S和21D的表面上形成类似于凹槽表面21Rs和21Rd的凹槽表面，其中厚度大约为5nm的Ni的硅化物(NiSi)膜21sc覆盖外延层21S和21D中的每个凹槽表面。进一步，形成TiN膜21MS和21MD以填充该凹槽并从而位于Ni的硅化物膜21sc上。
应该注意到，在从室温到300℃范围内的衬底温度，通过溅射工艺或ALD工艺形成TiN膜21MS和21MD。由此，这样在低温下沉积的TiN膜积累压应力，并对构成凹槽的硅衬底21施加压应力，如图3中示出的箭头所示。因此，作用在沟道方向上的压应力从两横向侧施加到p沟道MOS晶体管20的沟道区。
这里，应该注意到，当TiN膜21MS和21MD产生膨胀以抵偿在其内部积累的压应力时，施加作用在p沟道MOS晶体管20的沟道区上的压应力，从而直接施加到沟道区。
图4表示通过会聚电子束分析获取的图3的p沟道MOS晶体管20的应力分布，而下面的表1表示图4中的点1-4的栅格常数、应变和应力值，其中在图4的测量中，应该注意到，p沟道MOS晶体管20的栅长为40nm，并且在栅极23上形成厚度为80nm并在其中积累1.2GPa的压/拉应力的SiN膜，以覆盖侧壁绝缘膜23W和包含TiN膜21MS和21MD的硅衬底21的表面。
                           表1
  区域   X(＝Z)(A)   Y(A)   εXX   εYY   σXX(MPa)   σYY(MPa)
  #1   5.4101   5.4597   -3.80E-03   5.30E-03   -1335   878
  #2   5.4126   5.4545   -3.30E-03   4.40E-03   -1104   656
  #3   5.3483   5.436   -1.50E-02   9.80E-04   -17593   -3972
  #4   5.3192   5.3192   -2.10E-02   -2.10E-02   -13450   -13388
在没有应力的Si中：X＝Y＝Z＝5.4307A
参考图4和表1，点#1表示在栅极正下方的沟道区引起压应力，其中引起1335MPa压应力的σXX。应该注意到，点#1位于栅绝缘膜的正下方。进一步，可以看出，在位于离栅绝缘膜大约30nm深度的点#2中引起在沟道方向上的1104MPa压应力的σXX。
进一步，在点#1中，可以看出在垂直于硅衬底的方向上引起878MPa的拉应力σYY，而在点#2中，可以看出在垂直于硅衬底的方向上引起656MPa的拉应力σYY。在表1中，应该注意到压应力具有负值，并且拉应力具有正值。进一步，应力和应变的表示是基于图4中示出的坐标系统。
在表1中，应该注意到在点#3和#4中，εXX和εYY值增加了，而这意味着在这种区域中产生塑性变形。
通常，作用在沟道方向上的应力对p沟道MOS晶体管的有效迁移的效果由以下公式表示：
Δμ / μ = | π II σ II + π ⊥ ⊥ σ ⊥ | (非专利参考文献3和4)
图5表示在这种p沟道MOS晶体管中由在沟道区内引起的应力导致的空穴迁移的变化率。
从图5可以看出，只要在p沟道MOS晶体管栅极正下方的沟道区部分产生1335MPa的压应力，与没有产生应力的情况相比，能达到100％的迁移的增长。
在图5中，应该注意到，表示了除本发明的情况以外非专利参考文献2中公布的p沟道MOS晶体管的的迁移变化，其中沟道区中的空穴迁移通过图2的机制提高。使用非专利参考文献2的结构(其中成份为Si0.8Ge0.2的混合有SiGe的晶体层掩埋在源极和漏极区中)，在沟道区中引起的压应力仅在0.6GPa量级，迁移的增长率没有达到50％。
进一步，使用凹槽21Rs和21Rd填充有低电阻率(ρ≈1×10-3Ωcm)的TiN膜21MS和21MD的本发明，与使用现场掺入混合有SiGe的晶体层的非专利参考文献2的情况相比，能使源极寄生阻抗减少到十分之一，并能进一步提高p沟道MOS晶体管的运行速度。
在图3的p沟道MOS晶体管20中，也可以想象到用金属或金属化合物如TiN来形成整个源极和漏极区21c和21d，从而进一步增加施加到沟道区的压应力，同时使用这种结构，可在源极/漏极区与n型阱的器件区21A之间的界面形成肖特基结，从而导致结泄露电流增加。
进一步，在载有硅化物层21Sc的TiN膜21MS和21MD以图3的结构直接形成在源极区21c或漏极区21d的情况下，由于是通过由离子注入工艺引入的杂质元素的扩散来完成源极和漏极区21c和21d的掺杂的，与接近衬底表面的部分相比，在经由硅化物层21Sc与TiN膜21MS和21MD的底部相接触的这一部分源极和漏极区21c和21d中的载流子密度产生下降，因此对于这一部分，出现接触电阻增加的问题。
因此，对于图3的结构，在形成凹槽21Rs和21Rd后，通过生长掺杂高浓度级的B的现场(in-situ)掺杂Si外延层21S和21D，增加源极区21c和漏极区21d的底面部分的载流子密度，来避免接触电阻的增加。进一步，通过生长现场掺杂Si外延层21S和21D，可以用B掺杂下面的源极和漏极区到高浓度级，其中，B已引起从Si外延层21S和21D的扩散。
而且，图3对应于凹槽21Rs和21Rd由晶体表面界定的情况，因此Si外延层21S和21D不仅在凹槽21Rs和21Rd的底面生长，而且在倾斜的侧壁表面生长。另一方面，在凹槽21Rs和21Rd是通过干蚀刻工艺形成从而具有未形成晶体表面的倾斜的侧壁表面的情况下，高杂质浓度的现场掺杂Si外延层21S和21D选择性地生长在凹槽的底面，即使在这种情况下，也可以有效地减小在金属或金属化合物层21MS或21MD与源极或漏极区21c或21d之间的接触电阻。
在本实施例中，应该注意到，硅化物的形成不限于NiSi层的形成，可以使用栅格常数比构成硅衬底21的Si的栅格常数大的TiSi2、CoSi2、TaSi2、PtSi、IrSi等。
进一步，应该注意到，在本实施例中填充凹槽21Rs和21Rd的金属或金属化合物不限于TiN，也可能通过溅射等方式，在包括室温并小于300℃的相对低的衬底温度下，使用绝大多数金属如Ti、Ta、W、Cr、Mo等或它们的可导电氮化物来形成膜。
图6表示根据图3的p沟道MOS晶体管20的改型的p沟道MOS晶体管20A的结构，其中和前面描述的部分相对应的图6的部分由相同的附图标记表示，因而省略对它们的说明。
参考图6，本实施例在掺杂B的p+型现场掺杂Si外延层21S和21D下面形成p+型SiGe的掺杂层21SG，因此SiGe层21SG下面的源极和漏极扩散区21c和21d的载流子密度增加。因此，可以成功避免由金属或金属化合物的压应力源(compressive stress source)21MS或21MD的形成引起的接触电阻增加的问题。进一步，在图6的结构中，SiGe外延层21SG具有减小的厚度，因此预料到SiGe外延层21SG不具有应激源的功能。应该注意到，这种现场掺杂SiGe外延层21SG能在提供SiH4和GeH4作为气体源以及B2H6作为掺杂剂气体时，在450℃的衬底温度下通过低压CVD工艺形成。
进一步，在图3的结构中，可以形成现场掺杂SiGe外延层21SG来代替现场掺杂Si外延层21S和21D。
(第二实施例)
接着，将参考图7A到图7H说明根据本发明第二实施例半导体集成电路器件40的制造工艺，其中包括对应于图3的p沟道MOS晶体管的p沟道MOS晶体管以及n沟道MOS晶体管。
参考图7A，通过器件隔离结构41I在硅衬底41上界定出用于n沟道MOS晶体管的器件区41A和用于p沟道MOS晶体管的器件区41B，并且n+型多晶硅栅极43A经由栅绝缘膜42A与n沟道MOS晶体管的沟道区相对应地形成在硅衬底41的器件区41A中。进一步，在器件区41B中，p+型多晶硅栅极43B经由栅绝缘膜42B与p沟道MOS晶体管的沟道区相对应地形成在硅衬底41上。
进一步，SiN侧壁绝缘膜43NA经由各CVD氧化膜43IA形成在多晶硅栅极43A的各侧壁表面上。同样地，SiN侧壁绝缘膜43NB经由各CVD氧化膜43IB形成在多晶硅栅极43B的各侧壁表面上。
在器件区41A中，n型源极和漏极延伸区41a和41b在硅衬底41中在栅极43A的各横向侧形成，而另一方面，在器件区41B中，p型源极和漏极延伸区41e和41f在硅衬底41中在栅极43B的各横向侧形成。进一步，在器件区41A中，n+型源极和漏极区41c和41d在硅衬底41中在n型源极和漏极延伸区41a和41b的各外侧形成，并且在器件区41B中，p+型源极和漏极区41g和41h在硅衬底41中在p型源极和漏极延伸区41e和41f的各外侧形成。
接着，在图7B的工艺中，使用二氧化硅(未示出)作为掩模，硅衬底41的器件区41B的侧壁绝缘膜43NB的外侧部分经受蚀刻工艺，形成包含在p型源极和漏极区41g和41h中的深度分别为如30nm的凹槽41Rs和41Rd。
进一步，在图7C的步骤中，通过使用以SiH4气体为气体源以及以B2H6(乙硼烷)为掺杂剂气体的低压CVD工艺，在凹槽41Rs和41Rd的各表面上外延地生长掺入高浓度级的B的Si层41S和41D。进一步，使用硅化处理，在从器件区41A中露出的n+型源极和漏极区41c和41d的表面上形成NiSi的硅化物层41sc和41dc，且NiSi的硅化物层43As形成在n+型多晶硅栅极的表面上。
同时，在形成于p+型源极区41g和p+型漏极区41h之上的p+型Si外延层41S和41D上，分别形成NiSi的硅化物层41gc和41hc。进一步，同时，在多晶硅栅极43B上形成NiSi的硅化物层43Bs。
例如，在Si外延层41S和41D形成后，在图7B的结构上，通过沉积膜厚大约5nm的Ni膜并随后在10-30秒持续时间在250-400℃温度退火，形成硅化物层。其后，通过硫磺酸处理除去未反应的Ni膜。
接着，在图7D的步骤中，通过溅射工艺，同时设置衬底温度在从室温到300℃范围内，在图7C的结构上沉积40nm膜厚的TiN膜44。如前所述，在这种低温下沉积的TiN膜44内部积累大量的压应力，并在填充凹槽41Rs和41Rd的部分中起压应力源的作用。
进一步，在图7E的步骤中，在不超过400℃的衬底温度，通过等离子体CVD工艺沉积200nm膜厚的二氧化硅膜45。
接着，在图7F的步骤中，通过CMP工艺抛光二氧化硅膜45直到露出覆盖栅极43A和43B的TiN膜44，进一步在图7G的步骤中，如图7G的箭头所示，通过湿蚀刻工艺从形成在二氧化硅膜45中的开口处除去TiN膜44。
进一步，除去二氧化硅膜45并除去残留在硅衬底41上的TiN膜44。由此，可以得到图7H中所示的半导体集成电路器件，其中n沟道MOS晶体管和p沟道MOS晶体管集成在硅衬底41上，以使形成在p沟道MOS晶体管的源极和漏极区中的凹槽41Rs和41Rd填充有TiN膜44A和44B。
对于本实施例，同样，可以将TiSi2、NiSi、CoSi2、TaSi2、PtSi、IrSi等作为硅化物层41sc、41dc、41gc、41hc、43As和43Bs。进一步，例如，在包括室温并且为300℃或更低的相对较低的衬底温度，通过溅射工艺，沉积绝大多数金属如Ti、Ta、W、Cr、Mo等或它们的可导电氮化物来代替TiN膜44A和44B。
(第三实施例)
同时，根据图4分析的前面的结果。可以看出，即使在压应力源形成在距沟道区大约100nm距离的情况下，也可以通过使用图3的结构来引起大的压应力。这意味着，即使在普通p沟道MOS晶体管中，也可以通过在源极和漏极接触孔的底面部分形成起压应力源作用的金属或金属化合物来达到沟道区中的空穴迁移的增长。
图8是表示基于这种构思的根据本发明第三实施例p沟道MOS晶体管的结构示意图，其中和前面描述的部分相对应的部分由相同的附图标记表示，因而省略对它们的说明。
参考图8，对于本实施例，在硅衬底21上形成SiN的接触蚀刻停止膜24，在该硅衬底21中，p型源极和漏极延伸区21a和21b以及p+型源极和漏极区21c和21d形成在由器件隔离区21I界定的器件区21A中，以使接触蚀刻停止膜24连续地覆盖多晶硅栅极23以及侧壁绝缘膜23I和23W。进一步，层间绝缘膜25形成在接触蚀刻停止膜24上。在这里，在膜中没有产生压应力的积累的条件下，沉积构成接触蚀刻停止膜24的SiN膜。
进一步，接触孔25A与源极区21c相对应地形成在层间绝缘膜25中，且接触孔25B与漏极区21d相对应地形成。
在这里，应该注意到，接触孔25A穿透接触蚀刻停止膜24并进一步侵入源极区21c，从而形成与凹槽21Rs相对应的凹槽。同样地，接触孔25B穿透接触蚀刻停止膜24并进一步侵入漏极区21d，从而形成与凹槽21Rd相对应的凹槽。
在源极区21c中，硅化物层21sc形成在凹槽的底面和侧壁表面上，而相同的硅化物层21sc形成在形成于漏极区21d中的凹槽的底面和侧壁表面上。
进一步，TiN的金属层25MA形成在接触孔25A的底面部分以填充凹槽，并且在接触孔25A的上面部分中，金属层25MA形成覆盖接触孔25A侧壁表面的金属衬里(liner)。进一步，在接触孔25A中，W栓25WA覆盖金属层25MA。同样，TiN的金属层25MB形成在接触孔25B的底面部分以填充凹槽，并且在接触孔25B上面部分中，金属层25MB通过覆盖接触孔25B的侧壁表面形成金属衬里。进一步，在接触孔25B中，W栓25WB覆盖金属层25MB。
使用这种结构，同样，由于其内部积累的压应力，金属层25MA和25MB呈现出膨胀的趋势，从而可以在栅极23正下方的沟道区中引起压应力，如图中箭头所示。
在本实施例中，同样，可以使用TiSi2、NiSi、CoSi2、TaSi2、PtSi、IrSi等用于硅化物层。进一步，例如，在包括室温并且为300℃或更低的相对较低的衬底温度，通过溅射，沉积绝大多数金属如Ti、Ta、W、Cr、Mo等或它们的可导电氮化物来代替TiN膜44A和44B。
图9表示根据图8的p沟道MOS晶体管20B的改型的p沟道MOS晶体管20C的结构，其中和前面描述的部分相对应的图6的部分由相同的附图标记表示，并且省略对它们的说明。
参考图9，在本实施例，以现场掺杂工艺形成的p+型混合有SiGe的晶体层21SG外延地形成，以填充p型源极和漏极区21c和21d中的凹槽，并且形成压应力源25MA和25MB，以填充这样形成在混合有SiGe的晶体层21SG中的凹槽。
根据这种结构，可以在p型源极和漏极区21c和21d的深部中也实现高载流子浓度，并进一步减小与金属或金属化合物的压应力源25MA和25MB的接触电阻。
(第四实施例)
图10A到图10E是表示根据本发明第四实施例的半导体集成电路器件60的制造工艺示意图，在该半导体集成电路器件中，n沟道MOS晶体管和p沟道MOS晶体管集成在同一硅衬底上，其中和前面描述的部分相对应的部分由相同的附图标记表示，因而省略对它们的说明。
对于本实施例，利用类似于参考图11阐述的p沟道MOS晶体管的结构，并且通过对于n沟道MOS晶体管形成对接触栓(contact plug)的下部的拉应力源(tensile stress source)，将拉应力施加到沟道区来提高运行速度。
参考图10A，对于本实施例，在前面阐述的图7A的结构上形成其内部积累拉应力的SiN膜61A，以覆盖包含栅极43A和侧壁绝缘膜41WA的器件区41A，并且在与SiN膜61A形成的条件不同的条件下，在器件区41B上形成没有压力或内部没有积累压应力的SiN膜61B，以覆盖栅极43B和侧壁绝缘膜41WB。在这种SiN膜中的膜应力和膜形成条件之间的这种关系是公知的，因而省略它们的说明。
使用图10A的步骤，在SiN膜61A和61B上形成绝缘膜62，并且接触孔62A和62B形成在层间绝缘膜62中以露出器件区41A中的n型源极区41c和漏极区41d，从而在源极区41c和漏极区41d中形成凹槽，且在凹槽的侧壁表面和底面形成硅化物膜41sc和42dc。
接着，在图10B的步骤中，通过溅射工艺形成TiN膜62MA和62MB，以填充包含各自凹槽的接触孔62A和62B的底部，并且在接触孔中TiN膜62MA和62MB上面部分的空间，填充有W栓62WA和62WB。因此，TiN膜62MA沿着接触孔62A的侧壁表面向上延伸而形成衬里。同样地，TiN膜62MB沿着接触孔62B的侧壁表面向上延伸而形成衬里。
在这种状态下，TiN膜62MA和62MB在从室温到300℃低温下形成并由此在其内部积累压应力。
接着，在图10C的步骤中，将图10B的结构在例如600℃温度下氮环境中退火30秒，并使TiN膜62MA和62MB结晶，由此，TiN膜62MA和62MB在室温中转换为形成如图10C所示的拉应力的拉应力源。
接着，在图10D的步骤中，接触孔62C和62D形成在层间绝缘膜62中，以露出器件区41B中的p型源极区41g和p型漏极区41h，由此凹槽与接触孔62C和62D相对应地形成在源极区41g和漏极区41h中，且硅化物膜41sg和42sh形成在凹槽的侧壁表面和底面。
进一步，在图10E的步骤中，通过溅射工艺形成TiN膜62MC和62MD，以填充包含凹槽的接触孔62C和62D的底面部分，并且W栓62WC和62WD填补接触孔中TiN膜62MC和62MD上方形成的空间。因此，TiN膜62MC沿着接触孔62C的侧壁表面向上延伸而形成衬里。
同样地，TiN膜62MD沿着接触孔62D的侧壁表面向上延伸而形成衬里。
由此形成的TiN膜62MC和62MD在其内部积累压应力，并施加压应力到形成于器件区41B中的p型源极区的沟道区，如图10E中的箭头所示。
因此，使用图10E的半导体集成电路器件60，可以将作用在沟道方向上的拉应力施加到n沟道MOS晶体管的沟道区，并同时将作用在沟道方向上的压应力施加在p沟道MOS晶体管的沟道区上，从而提高n沟道MOS晶体管的运行速度，并同时提高p沟道MOS晶体管的运行速度。
进一步，在本发明的任一实施例中，在如图11所示通过金属膜形成压应力源21MS和21MD的情况下，通过用金属氮化物膜21MN覆盖金属膜，可以抑制金属元素扩散到源极和漏极区。
进一步，本发明不限于上述实施例，在不脱离本发明范围的情况下可以做出多种变更与修改。

Claims (23)

1、一种p沟道MOS晶体管，包括：
硅衬底，包括沟道区；
栅极，经由栅绝缘膜与所述沟道区相对应地形成在所述硅衬底上；
p型源极延伸区和p型漏极延伸区，在所述硅衬底中在所述沟道区的各侧形成；以及
p型源极区和p型漏极区，在所述硅衬底中，在所述栅极的各横向侧且在所述栅极各侧壁表面上形成的侧壁绝缘膜的各外侧，以分别与所述p型源极延伸区和所述p型漏极延伸区部分地重叠的方式形成，
每个所述p型源极区和p型漏极区包括金属膜区和金属化合物膜区其中之一，并包围内部积累压应力的压应力源。
2、如权利要求1所述的p沟道MOS晶体管，其中，所述压应力源以其底部离开所述硅衬底与所述栅绝缘膜之间的接触面至少10nm的方式在所述硅衬底中形成。
3、如权利要求1所述的p沟道MOS晶体管，其中，所述压应力源以其底部离开所述硅衬底与所述栅绝缘膜之间的接触面至少20nm的方式在所述硅衬底中形成。
4、如权利要求1所述的p沟道MOS晶体管，其中，所述压应力源包含TiN或W。
5、如权利要求1所述的p沟道MOS晶体管，其中，所述压应力源包含金属并由金属氮化物膜覆盖。
6、如权利要求1所述的p沟道MOS晶体管，其中，所述压应力源具有的侧壁表面和底面由硅化物膜覆盖。
7、如权利要求6所述的p沟道MOS晶体管，其中，所述硅化物膜的栅格常数比所述硅衬底的栅格常数大。
8、如权利要求6所述的p沟道MOS晶体管，其中，所述硅化物膜选自由TiSi2、NiSi、CoSi2、TaSi2、PtSi和IrSi组成的组中。
9、如权利要求1所述的p沟道MOS晶体管，其中，每个所述p型源极区和p型漏极区形成有凹陷，所述凹陷包括外延地生长到所述硅衬底的p型半导体层的接触层，并包含Si作为主要成分，所述接触层掺杂的杂质浓度级高于所述p型源极区和p型漏极区的杂质浓度级，所述压应力源形成在所述接触层上并填充所述凹陷。
10、如权利要求9所述的p沟道MOS晶体管，其中，所述接触层包含Si外延层。
11、如权利要求9所述的p沟道MOS晶体管，其中，所述接触层包含SiGe外延层。
12、如权利要求1所述的p沟道MOS晶体管，进一步包括：形成在所述硅衬底上而覆盖所述p型源极区和p型漏极区的绝缘膜，以及形成在所述绝缘膜中分别与所述p型源极区和p型漏极区接触的第一和第二接触栓，所述压应力源形成在所述p型源极区中所述第一接触栓的尖端以及所述p型漏极区中所述第二接触栓的尖端。
13、一种半导体集成电路器件，包括：
硅衬底，由器件隔离区界定出包括第一沟道区的第一器件区和包括第二沟道区的第二器件区；
n沟道MOS晶体管，形成在所述第一器件区上，包括：n型第一栅极，经由第一栅绝缘膜与第一沟道区相对应地形成在所述硅衬底上；n型源极延伸区和n型漏极延伸区，在所述硅衬底的对应于所述第一器件区的部分中，在所述第一沟道区的各横向侧形成；以及n型源极区和n型漏极区，在所述硅衬底的对应于所述第一器件区的部分中，在所述第一栅极的各横向侧且在所述第一栅极各侧壁表面上形成的侧壁绝缘膜的外侧，以分别与所述n型源极延伸区和所述n型漏极延伸区部分地重叠的方式形成；
p沟道MOS晶体管，形成在所述第二器件区上，包括：p型第二栅极，经由第二栅绝缘膜与第二沟道区相对应地形成在所述硅衬底上；p型源极延伸区和p型漏极延伸区，在所述硅衬底的对应于所述第二器件区的部分中，在所述第二沟道区的各横向侧形成；以及p型源极区和p型漏极区，在所述硅衬底的对应于所述第二器件区的部分中，在所述第二栅极的各横向侧且在所述第二栅极各侧壁表面上形成的侧壁绝缘膜的外侧，以分别与所述p型源极延伸区和所述p型漏极延伸区部分地重叠的方式形成；
层间绝缘膜，在所述硅衬底上的所述第一和第二器件区上方延伸而覆盖所述n沟道MOS晶体管和所述p沟道MOS晶体管；
第一和第二接触栓，与所述n型源极区和n型漏极区相对应地形成在所述层间绝缘膜中；
第三和第四接触栓，与所述p型源极区和p型漏极区相对应地形成在所述层间绝缘膜中，
所述第一和第二接触栓在它们的各尖端部分上具有金属和金属化合物其中之一的第一和第二拉应力源，并且与所述n型源极区和所述n型漏极区接触，
所述第三和第四接触栓在它们的各尖端部分上具有金属和金属化合物其中之一的第一和第二压应力源，并且与所述p型源极区和所述p型漏极区接触。
14、如权利要求13所述的半导体集成电路器件，其中，所述第一和第二拉应力源填充在所述n型源极区和n型漏极区中形成的各凹槽，并且其中所述第一和第二压应力源填充在所述p型源极区和p型漏极区中形成的各凹槽。
15、一种制造p沟道MOS晶体管的方法，包括以下步骤：
与沟道区相对应地在硅衬底上形成栅极；
在所述硅衬底中，在所述栅极的各横向侧形成p型源极区和p型漏极区；
在每个所述p型源极区和p型漏极区中形成凹槽区；
用难熔金属硅化物膜沿着所述凹槽区的形状覆盖所述凹槽区的表面；以及
在所述金属或金属化合物膜的内部积累压应力的条件下，在所述难熔金属硅化物膜上沉积金属或金属化合物膜而填充所述凹槽区。
16、如权利要求15所述的方法，其中，所述金属化合物膜包含金属氮化物膜。
17、如权利要求15所述的方法，其中，在从室温到300℃的范围内的衬底温度，进行所述沉积所述金属或金属化合物的步骤。
18、如权利要求15所述的方法，其中，通过溅射工艺，进行所述沉积所述金属或金属化合物的步骤。
19、如权利要求15所述的方法，其中，所述沉积金属或金属化合物的步骤包括以下步骤：在所述硅衬底上方形成层间绝缘膜以覆盖所述p型源极区和p型漏极区；在所述层间绝缘膜中形成第一和第二接触孔以分别露出所述p型源极区和p型漏极区；以及至少填充所述第一和第二接触孔的底面部分。
20、如权利要求19所述的方法，其中，进行所述形成所述第一和第二接触孔的步骤，使得分别在所述p型源极区和p型漏极区中，分别形成与所述第一和第二接触孔相对应的第一和第二凹槽。
21、一种制造半导体集成电路器件的方法，所述半导体集成电路器件包括在硅衬底上的p沟道MOS晶体管和n沟道MOS晶体管，所述硅衬底由器件隔离区界定出第一和第二器件区，所述方法包括以下步骤：
在所述第一器件区上形成具有n型源极区和n型漏极区的n沟道MOS晶体管，并在所述第二器件区上形成具有p型源极区和p型漏极区的p沟道MOS晶体管；
在所述硅衬底上的所述第一和第二器件区上形成层间绝缘膜，以覆盖所述n沟道MOS晶体管和所述p沟道MOS晶体管；
在所述层间绝缘膜中形成分别与所述n型源极区和所述n型漏极区接触的第一和第二导电栓，以使所述第一和第二导电栓填充第一和第二接触孔，所述第一和第二接触孔分别与所述n型源极区和所述n型漏极区相对应地在层间绝缘膜中形成；
通过热退火工艺使所述第一和第二导电栓结晶；
在所述结晶步骤后，在所述层间绝缘膜中形成第三和第四接触孔，以分别露出所述p型源极区和所述p型漏极区；以及
用金属或金属化合物至少填充所述第三和第四接触孔的底面部分，
所述金属或金属化合物在压应力能积累在其内部的条件下沉积。
22、如权利要求21所述的方法，其中，在从室温到300℃的范围内的衬底温度，沉积所述金属或金属化合物。
23、如权利要求21所述的方法，其中，所述第一和第二接触孔在所述n型源极区和n型漏极区中分别形成第一和第二凹槽，且其中所述第三和第四接触孔在所述p型源极区和p型漏极区中分别形成第三和第四凹槽。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110612A (zh) * 2009-12-29 2011-06-29 中国科学院微电子研究所 半导体器件及其制造方法
US8361851B2 (en) 2009-12-29 2013-01-29 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing an NMOS with improved carrier mobility
CN102956490A (zh) * 2011-08-23 2013-03-06 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
CN103474398A (zh) * 2013-09-13 2013-12-25 上海集成电路研发中心有限公司 提高三维场效应晶体管驱动电流的方法
CN105470134A (zh) * 2014-09-09 2016-04-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN108074868A (zh) * 2016-11-10 2018-05-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113921399A (zh) * 2020-09-23 2022-01-11 台湾积体电路制造股份有限公司 半导体结构及其形成方法

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3975099B2 (ja) * 2002-03-26 2007-09-12 富士通株式会社 半導体装置の製造方法
US20070158739A1 (en) * 2006-01-06 2007-07-12 International Business Machines Corporation Higher performance CMOS on (110) wafers
US7696019B2 (en) * 2006-03-09 2010-04-13 Infineon Technologies Ag Semiconductor devices and methods of manufacturing thereof
JP5262711B2 (ja) * 2006-03-29 2013-08-14 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7569896B2 (en) * 2006-05-22 2009-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with stressed channels
US7364957B2 (en) * 2006-07-20 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for semiconductor device with improved source/drain junctions
JP4534164B2 (ja) * 2006-07-25 2010-09-01 エルピーダメモリ株式会社 半導体装置の製造方法
US7439120B2 (en) * 2006-08-11 2008-10-21 Advanced Micro Devices, Inc. Method for fabricating stress enhanced MOS circuits
US7416931B2 (en) * 2006-08-22 2008-08-26 Advanced Micro Devices, Inc. Methods for fabricating a stress enhanced MOS circuit
US7554110B2 (en) * 2006-09-15 2009-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with partial stressor channel
US7442601B2 (en) * 2006-09-18 2008-10-28 Advanced Micro Devices, Inc. Stress enhanced CMOS circuits and methods for their fabrication
US7531398B2 (en) * 2006-10-19 2009-05-12 Texas Instruments Incorporated Methods and devices employing metal layers in gates to introduce channel strain
JP2008147548A (ja) * 2006-12-13 2008-06-26 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US7968952B2 (en) * 2006-12-29 2011-06-28 Intel Corporation Stressed barrier plug slot contact structure for transistor performance enhancement
FR2914783A1 (fr) * 2007-04-03 2008-10-10 St Microelectronics Sa Procede de fabrication d'un dispositif a gradient de concentration et dispositif correspondant.
US8124473B2 (en) * 2007-04-12 2012-02-28 Advanced Micro Devices, Inc. Strain enhanced semiconductor devices and methods for their fabrication
JP5286701B2 (ja) * 2007-06-27 2013-09-11 ソニー株式会社 半導体装置および半導体装置の製造方法
DE102007030053B4 (de) * 2007-06-29 2011-07-21 Advanced Micro Devices, Inc., Calif. Reduzieren der pn-Übergangskapazität in einem Transistor durch Absenken von Drain- und Source-Gebieten
JP5141686B2 (ja) * 2007-07-12 2013-02-13 富士通セミコンダクター株式会社 半導体デバイス及び半導体デバイスの製造方法
JP5165954B2 (ja) * 2007-07-27 2013-03-21 セイコーインスツル株式会社 半導体装置
US7700452B2 (en) * 2007-08-29 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel transistor
JP5178103B2 (ja) * 2007-09-12 2013-04-10 株式会社東芝 半導体装置およびその製造方法
US7993997B2 (en) 2007-10-01 2011-08-09 Globalfoundries Singapore Pte. Ltd. Poly profile engineering to modulate spacer induced stress for device enhancement
JP5389346B2 (ja) * 2007-10-11 2014-01-15 富士通セミコンダクター株式会社 Ｍｏｓ電界効果トランジスタおよびその製造方法
US8263466B2 (en) * 2007-10-17 2012-09-11 Acorn Technologies, Inc. Channel strain induced by strained metal in FET source or drain
WO2009093328A1 (ja) 2008-01-25 2009-07-30 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
US20090224328A1 (en) * 2008-03-04 2009-09-10 Shyh-Fann Ting Semiconductor device
US7772095B2 (en) * 2008-05-28 2010-08-10 International Business Machines Corporation Integrated circuit having localized embedded SiGe and method of manufacturing
DE102008030854B4 (de) * 2008-06-30 2014-03-20 Advanced Micro Devices, Inc. MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
US7759142B1 (en) * 2008-12-31 2010-07-20 Intel Corporation Quantum well MOSFET channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
US7670934B1 (en) * 2009-01-26 2010-03-02 Globalfoundries Inc. Methods for fabricating MOS devices having epitaxially grown stress-inducing source and drain regions
KR101552938B1 (ko) * 2009-02-02 2015-09-14 삼성전자주식회사 스트레스 생성층을 갖는 반도체 소자의 제조방법
JP5668277B2 (ja) 2009-06-12 2015-02-12 ソニー株式会社 半導体装置
US8415748B2 (en) * 2010-04-23 2013-04-09 International Business Machines Corporation Use of epitaxial Ni silicide
US8431995B2 (en) * 2010-05-13 2013-04-30 International Business Machines Corporation Methodology for fabricating isotropically recessed drain regions of CMOS transistors
US8716798B2 (en) 2010-05-13 2014-05-06 International Business Machines Corporation Methodology for fabricating isotropically recessed source and drain regions of CMOS transistors
US8358012B2 (en) * 2010-08-03 2013-01-22 International Business Machines Corporation Metal semiconductor alloy structure for low contact resistance
US8460981B2 (en) 2010-09-28 2013-06-11 International Business Machines Corporation Use of contacts to create differential stresses on devices
US8815671B2 (en) * 2010-09-28 2014-08-26 International Business Machines Corporation Use of contacts to create differential stresses on devices
US8361859B2 (en) * 2010-11-09 2013-01-29 International Business Machines Corporation Stressed transistor with improved metastability
US8372705B2 (en) 2011-01-25 2013-02-12 International Business Machines Corporation Fabrication of CMOS transistors having differentially stressed spacers
FR2979480B1 (fr) * 2011-08-25 2013-09-27 Commissariat Energie Atomique Procede de realisation d'un dispositif a transistors contraints par siliciuration des zones de source et de drain
FR2979482B1 (fr) * 2011-08-25 2013-09-27 Commissariat Energie Atomique Procede de realisation d'un dispositif a transistors contraints a l'aide d'une couche externe
US8754477B2 (en) * 2011-10-20 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with multiple stress structures and method of forming the same
FR2985089B1 (fr) * 2011-12-27 2015-12-04 Commissariat Energie Atomique Transistor et procede de fabrication d'un transistor
US8658486B2 (en) * 2012-05-23 2014-02-25 International Business Machines Corporation Forming facet-less epitaxy with a cut mask
US9748356B2 (en) * 2012-09-25 2017-08-29 Stmicroelectronics, Inc. Threshold adjustment for quantum dot array devices with metal source and drain
CN104425520B (zh) * 2013-08-27 2017-06-16 中芯国际集成电路制造(上海)有限公司 半导体器件及形成方法
US9196613B2 (en) 2013-11-19 2015-11-24 International Business Machines Corporation Stress inducing contact metal in FinFET CMOS
KR102246880B1 (ko) 2015-02-10 2021-04-30 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9515183B2 (en) 2015-03-11 2016-12-06 Kabushiki Kaisha Toshiba Semiconductor device including buried-gate MOS transistor with appropriate stress applied thereto
WO2017099752A1 (en) 2015-12-09 2017-06-15 Intel Corporation Stressors for compressively strained gan p-channel
US9887289B2 (en) 2015-12-14 2018-02-06 International Business Machines Corporation Method and structure of improving contact resistance for passive and long channel devices
TWI741007B (zh) 2017-08-16 2021-10-01 聯華電子股份有限公司 內連線結構的製造方法
US10510886B2 (en) 2017-10-26 2019-12-17 Samsung Electronics Co., Ltd. Method of providing reacted metal source-drain stressors for tensile channel stress

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283685A (ja) * 1992-04-03 1993-10-29 Ricoh Co Ltd 半導体装置とその製造方法
JPH07106569A (ja) * 1993-10-05 1995-04-21 Hitachi Ltd 半導体装置およびその製造方法
US5965942A (en) * 1994-09-28 1999-10-12 Sharp Kabushiki Kaisha Semiconductor memory device with amorphous diffusion barrier between capacitor and plug
JP2861869B2 (ja) * 1994-10-12 1999-02-24 日本電気株式会社 半導体装置の製造方法
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
AU1470200A (en) 1998-11-12 2000-06-05 Intel Corporation Field effect transistor structure with abrupt source/drain junctions
JP4074051B2 (ja) * 1999-08-31 2008-04-09 株式会社東芝 半導体基板およびその製造方法
JP4780818B2 (ja) * 2000-03-03 2011-09-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US7303949B2 (en) * 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US7064396B2 (en) * 2004-03-01 2006-06-20 Freescale Semiconductor, Inc. Integrated circuit with multiple spacer insulating region widths
US7102201B2 (en) * 2004-07-15 2006-09-05 International Business Machines Corporation Strained semiconductor device structures

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110612A (zh) * 2009-12-29 2011-06-29 中国科学院微电子研究所 半导体器件及其制造方法
US8361851B2 (en) 2009-12-29 2013-01-29 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing an NMOS with improved carrier mobility
CN102956490A (zh) * 2011-08-23 2013-03-06 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
CN102956490B (zh) * 2011-08-23 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
CN103474398A (zh) * 2013-09-13 2013-12-25 上海集成电路研发中心有限公司 提高三维场效应晶体管驱动电流的方法
CN103474398B (zh) * 2013-09-13 2020-02-14 上海集成电路研发中心有限公司 提高三维场效应晶体管驱动电流的方法
CN105470134A (zh) * 2014-09-09 2016-04-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN105470134B (zh) * 2014-09-09 2019-06-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN108074868A (zh) * 2016-11-10 2018-05-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113921399A (zh) * 2020-09-23 2022-01-11 台湾积体电路制造股份有限公司 半导体结构及其形成方法

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