JP5178103B2 - 半導体装置およびその製造方法 - Google Patents
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Description
M.Tsuchiaki, Jpn. J. Appl. Phys., Vol.43, p.5166 (2004)
を有する第1のMOSFETと、を備え、前記第1単結晶シリコン層と前記第1のNiSi層との界面が前記第1単結晶シリコン層の{111}面であることを特徴とする。
まず、我々は、様々な深さのpn接合を形成した{100}面、{110}面、{111}面を主表面にもつSi基板をそれぞれ用意し、この上にNiを堆積した後、450℃の窒素雰囲気中でRTA(Rapid Thermal Annealing)処理を行い、NiSi層を30nmの厚さに形成した。なお、{100}面は(100)面に等価な結晶面を表し、{110}面は(110)面に等価な結晶面を表し、{111}面は(111)面に等価な結晶面を表している。その後、これらの試料に500℃の温度の熱処理を90分間行い、発生する接合リーク電流密度を、様々な接合深さxjで観測した。熱処理の昇降温度の速度は100℃/minに設定した。
図1は、Si基板の{100}面にNiSi層を形成した場合の接合リーク電流面密度分布を、様々な接合深さをパラメータにとってワイブルプロットとして表した図である。接合リーク電流の分布は312個の、1mm×1mmの矩形接合のリーク電流分布より求めた。参考のため、シリサイドを施さなかった接合(No Silicide)の接合リーク電流のデータも合わせて示してある。図1および後述する図2、3において、横軸は接合リーク電流面密度の常用対数値であり、縦軸はlnを自然対数関数とするとき、ln(−ln(1−F))の値を示す。Fは対応するリーク電流以下の接合数の全接合数に対する割合である。
図1に示すように、接合深さxjが浅くなるに従って、ワイブルプロットは傾きがほぼ垂直のまま、接合リーク電流が増大する。即ち、すべての接合において、余すところ無く、一斉に、接合リーク電流が、接合深さの減少に伴い増大している。このことは、リーク電流の発生には、均一で多数のリーク源が関与していることの証左であり、リーク電流はNi原子が細かくSi基板に拡散し、シリコン禁止帯中にリーク電流の生成を媒介する準位を多数形成したことを示す(例えば、M.Tsuchiaki, Jpn. J. Appl. Phys., Vol.43, p.5166 (2004)参照)。
図2に示すように、やはり、Si基板の{100}面にNiSi層を形成した場合と同様、接合深さxjが浅くなるに従って、ワイブルプロットはほぼ垂直のまま、接合リーク電流が増大する。この場合も、リーク電流はNi原子が、細かくSi基板中に拡散し、シリコン禁止帯中にリーク電流の生成を媒介する準位を多数形成したことが示される。
しかしながら、Si基板の{111}面にNiSi層を形成した場合は、{100}面、{110}面にNiSi層を形成した場合とは全く異なり、図3に示すように、接合深さxjが浅くなるに従って、ワイブルプロットは、下方部を共有したまま、上方部が漸進的に傾いてくる。このことは、リーク電流が殆ど発生しない接合(ワイブルプロット下方部)も有れば、リーク電流が著しく発生してくる接合(ワイブルプロット上方部)も混在していることを意味する。即ち、リーク電流は確率的に発生したりしなかったりする。このような確率的挙動が見られるのは、リーク電流の発生が少数の壊滅的リーク電流発生源によってもたらされているためである。Ni原子が拡散し、接合を貫通するような、シリサイド層の突出部(シリサイドスパイク)が形成されたことが示唆される。
このような、Siの{111}面上のNiSi層からのシリサイドスパイクの形成を、詳しく分析した結果、我々は、シリサイドスパイクの発生が、NiSi層の上部に積層する膜により大きく異なることを発見した。
本発明の第1実施形態による半導体装置を説明する。本実施形態の半導体装置は、Siの{100}面上に形成されたエレベーテッドソース/ドレイン構造を有する相補型MOSFET(C−MOSFET)であって、ゲート電極に隣接した領域に、Siの{111}面が形成され、この上にNiSi層が形成され、TiNからなるゲート側壁が更に積層された構造を有している。この構造とすることで、浅いソース/ドレイン拡散層を有し、シリサイド化され、且つ、接合リーク電流が低く抑えられ、熱的安定性の向上により、配線金属との良好な電気的接触が確保された、C−MOSFET構造を具現する。
本実施形態の第1変形例による半導体装置の断面を図19に示す。この変形例の半導体装置は、n−MOSFETを有し、このn−MOSFETが第1実施形態のC−MOSFETのn−MOSFETと同じ構造を備えている。
本実施形態の第2変形例による半導体装置の断面を図20に示す。本変形例の半導体装置は、図19に示す第1変形例の半導体装置において、ゲートをMONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)構造にした構成となっている。すなわち、本変形例による半導体装置のゲートは、ソース領域11a、15aと、ドレイン領域11b、15bとの間のチャネルとなるシリコン基板2上にゲート絶縁膜9aが形成され、このゲート絶縁膜9a上に例えば窒化膜からなる電荷蓄積膜36が形成され、この電荷蓄積膜36上に例えば酸化膜からなるブロック絶縁膜37が形成され、このブロック絶縁膜37上に例えばポリシリコンからなる制御ゲート電極38が形成された構造を有している。なお、ポリシリコンからなる制御ゲート電極38上に、第1変形例と同様に、NiSi層22cが形成されていてもよい。この変形例も第1実施形態と同様の効果を得ることができる。
次に、本発明の第2実施形態による半導体装置を説明する。本実施形態の半導体装置は、Si{110}面上に形成されたエレベーテッドソース/ドレイン構造を有するC−MOSFETであって、ソース/ドレイン領域に、Siの{111}面を有する壁面を形成し、この壁面上にNiSi層を形成し、このNiSi層を被覆するようにTiNからなる側壁を更に形成した構造を有している。この構造とすることにより、浅いソース/ドレイン領域を有し、シリサイド化され、且つ接合リーク電流が低く抑えられ、熱的安定性向上により、配線金属との良好な電気的接触が確保された、C−MOSFET構造を具現する。
引き続き、図21に示す様に、シリコン膜を、公知の技術のうちの効果的な方法、例えばCVD法などを用いて、全面に追加形成する。その後、リソグラフィー法、RIE工程等を用いて、上記シリコン膜をエッチングすることにより、素子分離領域4上に延在し、かつエレベーテッドソース/ドレインとなる部分のシリコン膜44a、44bを残置する。このとき、ゲート電極10a、10bのシリコン窒化膜からなるゲート側壁13a、13bの側部およびゲート電極10a、10bの上部にもシリコン膜44a、44bが残置される。なお、追加形成するシリコン膜はアモルファス相とすることで、堆積後、熱工程を加えることで、下地基板の結晶性を参照して下地基板と一体化した結晶となることを注意しておく。また、ソース/ドレイン電極の一部となるシリコン膜44a、44bが素子分離領域4上に延在することになるので、基板42との結合容量が低減し、素子の高速動作が可能となることにも注目すべきである。
(a) 接合深さが最も浅い領域にSiの{111}面上のNiSiの(100)面に配向したNiSi層を具備することで、Ni原子のSi基板への拡散を効果的に抑制できる。
本実施形態の第1変形例による半導体装置の断面を図29に示す。この変形例の半導体装置は、n−MOSFETを有し、このn−MOSFETが第2実施形態のC−MOSFETのn−MOSFETと同じ構造を備えている。
本実施形態の第2変形例による半導体装置の断面を図30に示す。本変形例の半導体装置は、図29に示す第1変形例の半導体装置において、ゲートをMONOS構造にした構成となっている。すなわち、本変形例による半導体装置のゲートは、ソース領域11a、15aと、ドレイン領域11b、15bとの間のチャネルとなるシリコン基板2上にゲート絶縁膜9aが形成され、このゲート絶縁膜9a上に例えば窒化膜からなる電荷蓄積膜36が形成され、この電荷蓄積膜36上に例えば酸化膜からなるブロック絶縁膜37が形成され、このブロック絶縁膜37上に例えばポリシリコンからなる制御ゲート電極38が形成された構造を有している。なお、ポリシリコンからなる制御ゲート電極38上に、第1変形例と同様に、シリコン膜44a、NiSi層52cが形成されていてもよい。この変形例も第1実施形態と同様の効果を得ることができる。
次に、本発明の第3実施形態による半導体装置を説明する。本実施形態の半導体装置は、DSB(Direct Silicon Bonding)基板を用いたエレベーテッドソース/ドレイン構造を有するC−MOSFETであって、DSB基板を構成するSi(100)面上にn−MOSFETが形成され、Si(110)面上にp−MOSFETが形成された構造を有している。この構造とすることで、それぞれの極性のMOSFETの移動度を同時に最大化しつつ、ソース/ドレイン領域に、Siの{111}面を形成し、この面上にNiSi層を形成し、TiN膜を積層することで、浅いソース、ドレイン拡散層を有し、シリサイド化され、且つ、接合リークが低く抑えられ、熱的安定性向上により、配線金属との良好な電気的接触が確保された、C−MOSFET構造を具現する。なお、DSB基板に関しては、例えば、文献C.Y.Sung et.al, IEDM Tech. Dig. pp.235-238, 2005を参照。
次に、本発明の第4実施形態による半導体装置を説明する。本実施形態の半導体装置は、SOI基板上に形成されたFin−MOSFETであって、ソース/ドレイン領域にSiの{111}側面を形成し、この面上にNiSi層を形成し、このNiSi層上にTiN膜を積層した構造を備えている。この構造とすることで、ソース/ドレイン領域の表面がシリサイド化され、且つ、チャネルリークが低く抑えられ、熱的安定性が向上し、配線金属との良好な電気的接触を得ることができる。なお、Fin−MOSFET構造については、例えば、文献、X.Huang, et al, IEEE ED vol.48, p880 (2001)を参照。
(6)ゲート電極に隣接した接合深さが最も浅い領域にSiの{111}面を有するシリコン層を自動的に形成できる。
(8) 炭素含有プラズマを利用して、炭素含有シリコン層を形成することで、HF溶液に対してエッチング耐性をもった炭素含有シリコン酸化膜をSiの{111}面を壁面とする溝の底部のみに選択的に形成できる。
(11) 水酸化カリウム(KOH)溶液によって、エクステンション領域を含むソース/ドレイン領域上に追加形成したシリコン層に、斜面がSiの{111}面を有するV字型の溝を簡便に形成することで、NiSi層とソース/ドレイン領域の界面面積を増大させ、NiSi層とソース/ドレイン領域のコンタクト抵抗が低減される。
(12) Siの{111}両側面上に形成されたNiSi層がNiSiの(100)面に配向し、これからのNi原子のチャネル領域への拡散の抑止によって電流遮断時のチャネルリークが抑止される。
4 素子分離領域
5 n−MOSFET形成予定領域
6 p−MOSFET形成予定領域
7 pウェル領域
8 nウェル領域
9a、9b ゲート絶縁膜
10a、10b ゲート電極
11a、11b n型エクステンション領域
12a、12b p型エクステンション領域
13a、13b シリコン窒化膜からなるゲート側壁
14a、14b 炭素膜からなるゲート側壁
15a、15b n型拡散層
16a、16b p型拡散層
17a、17b n型追加シリコン層
18a、18b p型追加シリコン層
21a、21b、21c NiSi層
22a、22b、22c NiSi層
23a、23b TiNからなるゲート側壁
24a、24b TiNからなるゲート側壁
26 層間絶縁膜
27a、27b コンタクトホール
28a、28b コンタクトホール
30 Ti層
32 配線金属
33 層間絶縁膜
34 配線
35 シリコン酸化膜
36 電荷蓄積膜
37 ブロック絶縁膜
38 制御ゲート電極
42 (110)面を主表面とするp型単結晶シリコン半導体基板
44a、44b 追加シリコン膜
45a、45b、45c 炭素含有シリコン層
46a、46b、46c 炭素含有シリコン層
47a、47b シリコン酸化膜
48 溝
49 炭素含有シリコン層
50 炭素含有シリコン酸化層
52a、52b、52c NiSi層
53a、53b、53c NiSi層
54a、54b TiNからなる側壁
56 層間絶縁膜
57a、57b コンタクトホール
58a、58b コンタクトホール
60 Ti層(バリアメタル)
62 W膜
64 層間絶縁膜
66 配線
68 シリコン酸化膜
72 (110)面を主表面とするp型単結晶シリコン半導体基板
73 (100)面を主表面とするp型単結晶シリコン半導体基板
74 (100)面を主表面とする単結晶シリコン半導体層
74b 単結晶化したシリコン半導体層
76 シリコン酸化膜
77 開口部
78 Siの{111}面
79 溝
80a、80b NiSi層
81 NiSi層
100 SOI基板
101 シリコン支持基板
102 シリコン酸化膜
103 単結晶シリコン層(SOI層)
103a、103b 直方体形状(板状)のシリコン層(Fin)
104 シリコン窒化膜
105a、105b エッチングマスク
106 ゲート絶縁膜
108 ポリシリコン膜(ゲート電極)
110 シリコン窒化膜
112 シリコン窒化膜
114a、114b NiSi層
116a、116b TiNからなる側壁
Claims (20)
- 第1導電型の第1半導体領域を有するシリコン基板と、
前記第1半導体領域に離間して形成された第2導電型の第1ソース/ドレイン領域と、
前記第1ソース領域と前記第1ドレイン領域との間の前記第1半導体領域上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成された第1ゲート電極と、
前記第1ゲート電極の側部に形成された第1側壁絶縁膜と、
前記第1ソース/ドレイン領域上に形成され、少なくとも{111}面となる表面を有する第1単結晶シリコン層と、
少なくとも前記第1単結晶シリコン層上に形成され、かつ前記第1側壁絶縁膜に接する第1部分を有し、前記第1部分と前記第1単結晶シリコン層との界面が前記第1単結晶シリコン層の{111}面である第1のNiSi層と、
前記第1のNiSi層の前記第1部分上に形成される第1のTiN膜と、
を有する第1のMOSFETと、
を備えたことを特徴とする半導体装置。 - 前記第1単結晶シリコン層は前記第1側壁絶縁膜に対向する側面を有し、前記側面が前記第1単結晶シリコン層の{111}面であり、前記側面上に前記第1のNiSi層の前記第1部分が位置し、前記第1のTiN膜は前記第1のNiSi層の前記第1部分と前記第1側壁絶縁膜との間に設けられていることを特徴とする請求項1記載の半導体装置。
- 前記第1半導体領域の上面がシリコンの{100}面であることを特徴とする請求項1または2記載の半導体装置。
- 第1導電型の第1半導体領域を有するシリコン基板と、
前記第1半導体領域に離間して形成された第2導電型の第1ソース/ドレイン領域と、
前記第1ソース領域と前記第1ドレイン領域との間の前記第1半導体領域上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成された第1ゲート電極と、
前記第1ゲート電極の側部に形成された第1側壁絶縁膜と、
前記第1ソース/ドレイン領域上に形成され、前記第1ソース/ドレイン領域に達する複数の第1溝が設けられ、前記第1溝の側面が{111}面となる第1単結晶シリコン層と、
前記第1単結晶シリコン層の、少なくとも{111}面上に形成された第1のNiSi層と、
前記第1のNiSi層に接する第1のTiN膜と、
を有する第1のMOSFETと、
を備えたことを特徴とする半導体装置。 - 前記第1半導体領域の上面がシリコンの{110}面であることを特徴とする請求項4記載の半導体装置。
- 前記第1溝の底部に炭素含有シリコン酸化層が形成されていることを特徴とする請求項4または5記載の半導体装置。
- 前記第1単結晶シリコン層の{111}面上に形成された前記第1のNiSi層は単一或いは複数の単結晶体NiSiから構成されており、各単結晶体NiSiの(100)面は前記第1単結晶シリコン層の{111}面に平行であることを特徴とする請求項1乃至6のいずれかに記載の半導体装置。
- 前記第1半導体領域を取り囲む素子分離領域を更に備え、前記第1単結晶シリコン層は前記素子分離領域上に延在していることを特徴とする請求項1乃至7のいずれかに記載の半導体装置。
- 前記第1ソース/ドレイン領域は、前記ゲート電極に隣接して形成された第1拡散層領域と、前記ゲート電極に対して前記第1拡散層領域よりも遠くに形成されかつ前記第1拡散層領域よりも接合深さが深い第2の拡散層領域とを備えていることを特徴とする請求項1乃至8のいずれかに記載の半導体装置。
- 前記第1ゲート電極は、前記第1絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極とを備えていることを特徴とする請求項1乃至9のいずれかに記載の半導体装置。
- 前記シリコン基板は前記第1半導体領域と素子分離された第2導電型の第2半導体領域を更に備え、前記第2半導体領域に第2のMOSFETが形成され、前記第2のMOSFETは、
前記第2半導体領域に離間して形成された第1導電型の第2ソース/ドレイン領域と、
前記第2ソース領域と前記第2ドレイン領域との間の前記第2半導体領域上に形成された第2絶縁膜と、
前記第2絶縁膜上に形成された第2ゲート電極と、
前記第2ゲート電極の側部に形成された第2側壁絶縁膜と、
前記第2ソース/ドレイン領域上に形成され、少なくとも{111}面となる表面を有する第2単結晶シリコン層と、
少なくとも前記第2単結晶シリコン層の{111}面上に形成され、かつ前記第2側壁絶縁膜に接する第2部分を有し、前記第2部分と前記第2単結晶シリコン層との界面が前記第2単結晶シリコン層の{111}面である第2のNiSi層と、
前記第2のNiSi層の前記第2部分上に形成される第2のTiN膜と、
を有することを特徴とする請求項1乃至3のいずれかに記載の半導体装置。 - 前記シリコン基板は前記第1半導体領域と素子分離された第2導電型の第2半導体領域を更に備え、前記第2半導体領域に第2のMOSFETが形成され、前記第2のMOSFETは、
前記第2半導体領域に離間して形成された第2ソース/ドレイン領域と、
前記第2ソース領域と前記第2ドレイン領域との間の前記第2半導体領域上に形成された第2絶縁膜と、
前記第2絶縁膜上に形成された第2ゲート電極と、
前記第2ゲート電極の側部に形成された第2側壁絶縁膜と、
前記第2ソース/ドレイン領域上に形成され、少なくとも{111}面となる表面を有する第2単結晶シリコン層と、
少なくとも前記第2単結晶シリコン層の{111}面上に形成され、かつ前記第2側壁絶縁膜に接する第2部分を有し、前記第2部分と前記第2単結晶シリコン層との界面が前記第2単結晶シリコン層の{111}面である第2のNiSi層と、
前記第2のNiSi層の前記第2部分上に形成される第2のTiN膜と、
を有することを特徴とする請求項4乃至6のいずれかに記載の半導体装置。 - 前記第2単結晶シリコン層の{111}面上に形成された前記第2のNiSi層は単一或いは複数の単結晶体NiSiから構成されており、各単結晶体NiSiの(100)面は前記第2単結晶シリコン層の{111}面に平行であることを特徴とする請求項11または12に記載の半導体装置。
- 第1導電型の第1半導体領域を有するシリコン基板と、
前記第1半導体領域に離間して形成された第2導電型の第1ソース/ドレイン領域と、
前記第1ソース領域と前記第1ドレイン領域との間の前記第1半導体領域上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成された第1ゲート電極と、
前記第1ゲート電極の側部に形成された第1側壁絶縁膜と、
前記第1ソース/ドレイン領域上に形成された第1単結晶シリコン層と、
前記第1単結晶シリコン層上に形成された第1のNiSi層と、
前記第1のNiSi層上に接するように形成された第1のTiN膜と、
を有する第1のMOSFETと、
を備え、
前記第1単結晶シリコン層と前記第1のNiSi層との界面が前記第1単結晶シリコン層の{111}面であることを特徴とする半導体装置。 - 前記第1のMOSFETはp−MOSFETであってかつ前記第1半導体領域の上面がシリコンの{110}面であり、
前記シリコン基板は、前記第1半導体領域と素子分離され上面がシリコンの{100}面であるp型の第2半導体領域を更に備え、前記第2半導体領域にn−MOSFETが形成され、前記n−MOSFETは、
前記第2半導体領域に離間して形成されたn型の第2ソース/ドレイン領域と、
前記第2ソース領域と前記第2ドレイン領域との間の前記第2半導体領域上に形成された第2絶縁膜と、
前記第2絶縁膜上に形成された第2ゲート電極と、
前記第2ゲート電極の側部に形成された第2側壁絶縁膜と、
前記第2ソース/ドレイン領域上に形成され、少なくとも{111}面となる表面を有する第2単結晶シリコン層と、
少なくとも前記第2単結晶シリコン層上に形成され、かつ前記第2側壁絶縁膜に接する第2部分を有し、前記第2部分と前記第2単結晶シリコン層との界面が前記第2単結晶シリコン層の{111}面である第2のNiSi層と、
前記第2のNiSi層の前記第2部分上に形成される第2のTiN膜と、
を有することを特徴とする請求項14記載の半導体装置。 - 絶縁膜上に形成され、対向した一対の第1側面及び対向した一対の第2側面を有する実質的に板状の単結晶シリコン層のチャネル領域と、
前記絶縁膜上に形成され、対向した一対の第3側面及び対向した一対の第4側面を有する実質的に板状の単結晶シリコン層であって、前記第3側面が{111}面となり、前記第4側面のうちの一方の側面が前記チャネル領域の前記第1側面のうちの一方の側面に接続されたソース領域と、
前記絶縁膜上に形成され、対向した一対の第5側面及び対向した一対の第6側面を有する実質的に板状の単結晶シリコン層であって、前記第5側面が{111}面となり、前記第6側面のうちの一方の側面が前記チャネル領域の前記一対の第1側面のうちの他方の側面に接続されたドレイン領域と、
前記チャネル領域の前記一対の第2側面を覆う一対のゲート絶縁膜と、
前記一対のゲート絶縁膜を介して前記チャネル領域の側面を覆う一対のゲート電極と、
前記ソース/ドレイン領域の前記単結晶シリコン層の{111}面に形成されたNiSi層と、
前記NiSi層に接して形成されたTiN膜と、
を備えていることを特徴とする半導体装置。 - 前記ソース/ドレイン領域の単結晶シリコン層の{111}面上に形成された前記NiSi層はNiSiの(100)面に配向し、このNiSiの(100)面は、前記単結晶シリコン層の{111}面に平行であることを特徴とする請求項14乃至16のいずれかに記載の半導体装置。
- シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクにして前記シリコン基板にソース/ドレイン領域を形成する工程と、
前記ソース/ドレイン領域上にシリコン層を選択的に追加形成し、前記ゲート電極の側面に対向した前記シリコン層の露出した面がシリコンの{111}面となるようにする工程と、
前記追加形成されたシリコン層のシリコンの{111}面上にNiSi層を形成する工程と、
前記NiSi層を覆うTiN膜を形成する工程と、
を備えていることを特徴とする半導体装置の製造方法。 - シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクにして前記シリコン基板にソース/ドレイン領域を形成する工程と、
前記ソース/ドレイン領域上に、シリコン層を堆積する工程と、
前記シリコン層の上面上に第1炭素含有シリコン層を形成する工程と、
前記シリコン層の、前記第1炭素含有シリコン層が形成されていない露出している面を熱酸化する工程と、
前記第1炭素含有シリコン層を除去する工程と、
前記シリコン層に、側面がシリコンの{111}面となる複数の溝を形成する工程と、
前記溝の側面にNiSi層を形成する工程と、
前記NiSi層を覆うTiN膜を形成する工程と、
を備えていることを特徴とする半導体装置の製造方法。 - 前記溝を設けられた前記シリコン層の、前記シリコン基板の面に平行な面上および前記溝の底部に第2炭素含有シリコン層を形成する工程と、
前記溝の底部以外の前記第2炭素含有シリコン層を、エッチング性イオンの斜め注入により除去する工程と、
熱酸化処理を行って前記第2炭素含有シリコン層を炭素含有シリコン酸化層に変える工程と、
前記炭素含有シリコン酸化層を前記溝の底部のみに残存させる工程と、
を更に備えていることを特徴とする請求項19記載の半導体装置の製造方法。
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