JPWO2007077748A1 - 半導体装置および半導体装置の製造方法 - Google Patents

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Abstract

せり上げ領域を有するＭＯＳトランジスタにおいて、応力具有膜によって与えられる歪み量を増加し、駆動力を増加できる半導体装置および半導体装置の製造方法を提供する。シリコン基板に素子分離領域１０２、ゲート絶縁膜１０３、ゲート電極１０４、エクステンション１０５、側壁絶縁膜１０６を形成する。その後、せり上げ領域１０７を形成し、ソース・ドレイン１０８、シリサイド層１０９を形成する。次に側壁絶縁膜１０６をエッチングし、せり上げ領域１０７との間に間隔を設け、個々に応力具有膜１１０を埋め込む。

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に電流駆動力に優れたＭＯＳトランジスタの構造に関する。
ＭＯＳトランジスタは素子寸法の微細化、特にゲート長の縮小によって高密度集積化と電流駆動力の増大を達成してきた。しかし、単純にゲート長を微細化すると短チャネル効果の問題が発生する。これは、ドレイン電界の影響がゲート絶縁膜直下のチャネルに大きく及び、オフ電流の増大、しきい値の急激な減少とばらつきが増大する現象である。これを解決するために、ソース・ドレインをシリコン基板上にせり上げる構造が、非特許文献１に記載されている。
その一方、近い将来、従来のトレンドに従った素子の微細化は物理的、経済的な壁にぶつかることが指摘されている。そこで微細化以外の手法による性能向上技術を確立する必要がある。
ＭＯＳトランジスタの動作速度を向上するためキャリア移動度の高い材料をチャネル層に用いることが考えられ、シリコン結晶に応力を加えるとバンド構造の変化により散乱や有効質量が減少し、移動度が向上することが知られている。
非特許文献２にはソース・ドレイン領域にシリコン基板と格子定数の異なるシリコンゲルマニウムを埋め込み、更にシリコン基板から上方にせり上げた構造で、チャネル方向に圧縮歪みを受け、電流駆動力が増大する技術が提案されている。また、この構造のＭＯＳトランジスタにおいては、シリコン基板表面から上方へのせり上げ高さによって、チャネルの歪み量が向上することが非特許文献３に記載されている。
別の手法としてはＭＯＳトランジスタ上に応力具有膜として窒化シリコン膜を成膜する方法が非特許文献４に記載されている。そして、これらの技術を組み合わせ、累積効果が得られることが非特許文献５に記載されている。
アイイーディーエム テクニカル ダイジェスト(IEDM Technical Digest)、１９８７年、ｐ．５９０〜ｐ．５９３ アイイーディーエム テクニカル ダイジェスト(IEDM Technical Digest)、２００３年、ｐ．９７８〜ｐ．９８０ アイイーディーエム テクニカル ダイジェスト(IEDM Technical Digest)、２００４年、ｐ．１０５５〜ｐ．１０５８ アイイーディーエム テクニカル ダイジェスト(IEDM Technical Digest)、２００４年、ｐ．２１３〜ｐ．２１６ エスエスディーエム テクニカル ダイジェスト(SSDM Technical Digest)、２００５年、ｐ．３２〜ｐ．３３
本願発明者らはこのＭＯＳトランジスタ上の応力具有膜によるチャネルの歪み量とせり上げ高さの関係をシミュレーションにより調べた。図１はシミュレーションを行ったＭＯＳトランジスタの断面図である。シリコン基板１０１上に形成したＭＯＳトランジスタはシリコンにより形成された、せり上げソース・ドレイン１０７を備えＭＯＳトランジスタ全体を１．４ＧＰａの引張応力具有膜で覆っている。
図２はチャネルの歪み量の計算結果を表すグラフである。せり上げ高さが０の時にチャネルの歪み量は最大であり、せり上げ高さが大きくなると共に応力具有膜によるチャネルの歪み量は徐々に低下する。つまり、応力窒化膜がチャネルに遠い領域に存在すると、応力具有膜による歪みが小さくなる。
本発明の目的は上記課題を解決し、電流駆動力に優れた半導体装置および半導体装置の製造方法を提供することにある。
上記の課題を解決するため、請求項１の発明では、半導体基板の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に形成された側壁絶縁膜と、前記ゲート電極を挟んで形成されたソース・ドレイン領域を有し、前記ゲート電極と側面絶縁膜を挟んで半導体基板の主面より上方にソース・ドレイン領域が伸びた、せり上げ領域を備え、前記ゲート電極と側壁絶縁膜を内包し、前記せり上げ領域に隣接する位置まで伸びた応力具有膜を備え、前記側壁絶縁膜と前記せり上げ領域は接していなく間隔を有し、ここに応力具有膜が埋め込まれているように構成されたＭＯＳトランジスタ等の半導体装置、が提供される。
上記の課題を解決するため、請求項２の発明では、半導体基板の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟んで形成されたソース・ドレイン領域を有し、前記ゲート電極を挟んで半導体基板の主面より上方にソース・ドレイン領域が伸びた、せり上げ領域を備え、前記ゲート電極を内包し、前記せり上げ領域に隣接する位置まで伸びた応力具有膜を備え、前記ゲート電極と前記せり上げ領域は接していなく間隔を有し、ここに前記応力具有膜が埋め込まれているように構成されたＭＯＳトランジスタ等の半導体装置、が提供される。この請求項２の発明では、ここで、請求項１の発明に比して、側壁絶縁膜を有さないことで、ゲート電極とせり上げ領域の間に間隔を大きく設け、ここに応力具有膜が埋め込まれているＭＯＳトランジスタ等の半導体装置、が提供される。
上記の課題を解決するため、請求項３の発明では、ソース・ドレイン領域にシリコン、ゲルマニウム、カーボンの単結晶もしくは混晶を埋め込むことでチャネルの歪み量がさらに大きくなるＭＯＳトランジスタ等の半導体装置、が提供される。
上記の課題を解決するため、請求項４の発明では、せり上げ領域を形成する半導体薄膜層がシリコン、ゲルマニウム、カーボンの単結晶もしくは混晶であり、これらの単層もしくは積層構造であるＭＯＳトランジスタ等の半導体装置、が提供される。
上記の課題を解決するため、請求項５の発明では、前記せり上げ領域の端部に単一もしくは複数のファセット面を有するＭＯＳトランジスタ等の半導体装置、が提供される。
上記の課題を解決するため、請求項６の発明では、半導体基板の主面が（１００）面であり、前記ゲート電極のチャネル方向が＜１１０＞であり、前記ファセット面が（１１１）面あるいは（３１１）面あるいは（５１１）面、もしくはこれらと等価な面方位であることを特徴とする請求項５のＭＯＳトランジスタ等の半導体装置、が提供される。
上記の課題を解決するため、請求項７の発明では、半導体基板の主面が（１００）面であり、前記ゲート電極のチャネル方向が＜１００＞であり、前記ファセット面が（１１０）面或いは（３１０）面或いは（５１０）面、もしくはこれらと等価な面方位であることを特徴とする請求項５のＭＯＳトランジスタ等の半導体装置、が提供される。
上記の課題を解決するため、請求項８の発明では、半導体基板の主面にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上にゲート電極を形成するステップと、前記ゲート電極の側面に側壁絶縁膜を形成するステップと、前記ゲート電極を挟んでソース・ドレイン領域を形成するステップと、前記ゲート電極と、前記側面絶縁膜とを挟んで半導体基板の主面より上方にソース・ドレイン領域が伸びた、せり上げ領域を形成するステップと、前記側壁絶縁膜と前記せり上げ領域に間隔を形成するステップと、応力具有膜を前記間隔に埋め込むステップを含むことを特徴とする半導体装置の製造方法、が提供される。
上記の課題を解決するため、請求項９の発明では、前記ソース・ドレイン領域の形成にはシリコン、ゲルマニウム、カーボンの単結晶もしくはこれらの混晶を埋め込むＭＯＳトランジスタ等の半導体装置の製造方法、が提供される。
上記の課題を解決するため、請求項１０の発明では、半導体薄膜層がシリコン、ゲルマニウム、カーボンの単結晶もしくは混晶であり、これらの単層もしくは積層構造であるように前記せり上げ領域を形成するＭＯＳトランジスタ等の半導体装置の製造方法、が提供される。
上記の課題を解決するため、請求項１１の発明では、前記せり上げ領域は、端部に単一もしくは複数のファセット面を設けているＭＯＳトランジスタ等の半導体装置の製造方法、が提供される。
上記の課題を解決するため、請求項１２の発明では、半導体基板の主面が（１００）面であり、前記ゲート電極のチャネル方向が＜１１０＞であり、前記ファセット面が（１１１）面或いは（３１１）面或いは（５１１）面、もしくはこれらと等価な面方位であるように形成されていることを特徴とする請求項１１に記載の半導体装置の製造方法、が提供される。
上記の課題を解決するため、請求項１３の発明では、半導体基板の主面が（１００）面であり、前記ゲート電極のチャネル方向が＜１００＞であり、前記ファセット面が（１１０）面或いは（３１０）面或いは（５１０）面、若しくはこれらと等価な面方位であるように形成されていることを特徴とする請求項１１に記載の半導体装置の製造方法、が提供される。
せり上げソース・ドレインの高さが大きくなると共に応力具有膜によるチャネルの歪み量が小さくなり、効果を享受できなくなる。本発明はせり上げ部分と側壁絶縁膜の間に間隔を設けることで応力具有膜をチャネルに近づけることができ、ソース・ドレインのせり上げと応力具有膜双方の効果を得ることができ、ＭＯＳトランジスタの微細化と移動度増加による電流駆動力の向上を図ることができる。
次に、本発明に係る半導体装置およびその製造方法について、図面を参照しながら具体的に説明する。
 第１実施例
図３は本発明の第１実施例のＭＯＳトランジスタの構造及び製造方法を工程順に示す断面図である。図３（ａ）に示すように周知の方法で、半導体基板としてのシリコン基板１０１上に素子分離領域１０２を形成した後、ゲート絶縁膜１０３を形成（つまり、シリコン基板１０１の主面に形成）し、ゲート電極材料を堆積した後にエッチングにより、ゲート絶縁膜１０３上にゲート電極１０４を形成する。
次に図３（ｂ）に示すように、シリコン基板にイオン注入法によりＮ型ＭＯＳトランジスタを作製する場合には例えば砒素を加速電圧２ｋｅＶでドーズ量５×１０１４ａｔｏｍｓ／ｃｍ2程度、Ｐ型ＭＯＳトランジスタを作製する場合には例えばＢＦ2を、加速電圧２ｋｅＶでドーズ量５×１０１４ａｔｏｍｓ／ｃｍ2程度注入し、ソース・ドレインの一部であるエクステンション１０５と呼ばれる領域を形成する。
次にシリコン基板１０１の表面にＣＶＤ(Chemical Vapor Deposition)装置もしくはスパッタ装置を用いて絶縁膜を堆積する。この絶縁膜は例えば酸化シリコン膜もしくは窒化シリコン膜であり、単層膜ではなく、これらの積層膜でもよい。そして、プラズマによるエッチング装置として、例えばＲＩＥ(Reactive Ion Etching)装置を用いてエッチングを行い、図３（ｃ）に示すようにゲート電極１０４の側面に側壁絶縁膜として側壁絶縁膜１０６を形成すると共に、１０１の一部表面を露出させる。
次にフッ酸によりにより自然酸化膜を除去し、ＣＶＤ装置に導入し、例えばＬＰ(Low Pressure)ＣＶＤ法でシリコン系のガス、例えばジクロロシラン(ＳｉＣｌ2Ｈ2)を用い、８００℃程度でシリコン膜を厚さ１０〜５０ｎｍ程度成長し、図３（ｄ）に示すように、せり上げ領域の一例であるせり上げソース・ドレイン１０７を形成する。つまり、せり上げソース・ドレイン１０７は、ゲート電極１０４と側面絶縁膜１０６を挟んでシリコン基板１０１の主面より上方に伸びている。なお、せり上げ領域を形成する半導体薄膜層がシリコン、ゲルマニウム、カーボンの単結晶もしくは混晶であり、これらの単層もしくは積層構造であってもよい。
側壁絶縁膜１０６上にシリコン膜が成長すると、電気特性においてリークが発生することから塩化水素（ＨＣｌ）ガスを供給し、ソース・ドレインおよびゲート上のみに選択成長する。ゲルマニウムを含む混晶を形成する場合には例えばゲルマン（ＧｅＨ4）ガスを、カーボンを含む混晶を形成する場合には例えばモノメチルシラン（ＳｉＨ3ＣＨ3）ガスを同時に供給することで可能となる。さらに成長時にジボラン(Ｂ2Ｈ6)やホスフィン(ＰＨ3)を流すことでドーピングされていても良い。
次に図３（ｅ）に示すように、シリコン基板にイオン注入法によりＮ型ＭＯＳトランジスタを作製する場合には例えばリンを、加速電圧８ｋｅＶでドーズ量５×１０１５ａｔｏｍｓ／ｃｍ2程度注入し、Ｐ型ＭＯＳトランジスタの場合には例えばボロンを、加速電圧３ｋｅＶでドーズ量５×１０１５ａｔｏｍｓ／ｃｍ2程度注入し、ソース・ドレイン１０８を形成する。そして、１０００℃程度でＲＴＡ(Rapid Thermal Anneal)処理し、注入イオン種を活性化させる。
次に図３（ｆ）に示すように公知の方法によりシリサイド層１０９をせり上げソース・ドレイン１０７上およびゲート電極１０４上に形成する。シリサイドの主成分は、例えばニッケルシリサイドであり、他にプラチナシリサイド、コバルトシリサイド、チタンシリサイド、タングステンシリサイド等の高融点金属シリサイド膜でもよい。
次に図３（ｇ）に示すように側壁絶縁膜１０６のエッチングをシリサイド層１０９との選択性を確保しつつ行い、せり上げソース・ドレイン１０７との間に間隔を設ける（つまり、側壁絶縁膜１０６とせり上げソース・ドレイン１０７は接していない）。これは、ＲＩＥ装置を用い、プラズマ中にシリコン基板１０１を置き、等方的にエッチングすることで可能となる。また、選択性が確保できれば、側壁絶縁膜１０６が酸化シリコン膜で形成されている場合は薬液としてフッ酸により、窒化シリコン膜で形成されている場合は薬液として燐酸によりエッチングを行う。
次に図３（ｈ）に示すように、応力具有膜１１０をシリコン基板１０１上に成膜する。例えばＣＶＤ装置を用い、シリコン系のガス、例えばジクロロシラン（ＳｉＨ2Ｃｌ2）とアンモニア(ＮＨ3)を用いて窒化シリコンが成膜される。この時、側壁絶縁膜１０６とせり上げソース・ドレイン１０７の間に設けられた間隔にもこの応力具有膜１１０が埋め込まれる。チャネルに近い位置に応力具有膜１１０が存在するため、チャネルの歪み量も大きくなる。ここで特開２００３−８６７０８に記載されているように、電流駆動力を向上するため、Ｎ型ＭＯＳトランジスタの場合にはチャネル方向に引張歪みが加わり、Ｐ型ＭＯＳトランジスタの場合にはチャネル方向に圧縮歪みが加わるような応力具有膜が選択される。これらの膜はＬＰＣＶＤ法やプラズマＣＶＤ法といった成膜方法、成膜に用いるガス混合比、成膜時の圧力の選択によって、形成可能である。
その後は図示していないが、従来のＭＯＳトランジスタの製造方法と同様に、層間膜形成、コンタクト孔開口及び銅もしくはアルミ配線を形成して完成させる。
第２実施例
次に、図４は本発明の第２実施例のＭＯＳトランジスタの構造および製造方法を工程順に示す断面図である。ここで、図４（ｆ）のシリサイド層１０９の形成までは第１の実施例と同じである。図４（ｇ）では側壁絶縁膜１０６をエッチングで全て除去する。その後、応力具有膜１１０を成膜すると、図４（ｈ）に示すとように側壁絶縁膜が無いため（つまり、ゲート電極１０４とせり上げソース・ドレイン１０７は接していなく間隔を有し、ここに応力具有膜１１０が埋め込まれる）、応力具有膜１１０がチャネルに更に近づき、大きく応力を加えることができる。
第３実施例
次に、図５は本発明の第３実施例のＭＯＳトランジスタの構造および製造方法を工程順に示す断面図である。ここで、図５（ｃ）のエクステンション１０５の形成までは第１実施例と同じである。図５（ｄ）ではＲＩＥ装置を用いてシリコン基板１０１のソース・ドレインとなる領域を５０ｎｍ程度エッチングし、凹部１０７ａを形成する。
次に、第１実施例と同様にフッ酸によりにより自然酸化膜を除去し、ＣＶＤ装置に導入し、図５（ｅ）に示すようにシリコン、ゲルマニウム、カーボンの中から任意に選択された単結晶もしくは混晶を成長し、埋め込み層１０７ｂとせり上げソース・ドレイン１０７を形成する。好ましくはＮ型ＭＯＳトランジスタの場合はシリコンゲルマニウム、Ｐ型ＭＯＳトランジスタの場合はシリコンカーボンであり、それぞれ駆動力向上に有効な歪みがチャネルに印加される。
また、これらの成膜量はせり上げソース・ドレイン１０７を形成するため、凹部３０７の深さ分だけ多くなる。図５（ｆ）において、イオン注入法によりソース・ドレイン１０８を形成する工程以降は第１実施例と同じである。
第４実施例
次に、図６は本発明の第４実施例のＭＯＳトランジスタの構造及び製造方法を工程順に示す断面図である。ここで、図６（ｃ）の側壁絶縁膜１０６の形成までは第１実施例と同じである。本発明では図６（ｄ）に示すように、せり上げソース・ドレイン１０７の端がシリコン基板１０１に対して傾斜角を有している。この傾斜は一般的にファセットと呼ばれる。シリコンの成長時には、系全体の自由エネルギーが最小になるように、最表面のシリコン原子がより自由エネルギーの小さな面に移動する。このため、面方位によって成長速度が異なり、ファセットが形成される。例えば（１００）面方位を有するシリコン基板上にチャネル方向が＜１１０＞のＭＯＳトランジスタを形成する場合、せり上げソース・ドレイン１０７の端には（１１１）、（３１１）、（５１１）及びこれらの等価な面が形成される。又、チャネル方向が＜１００＞のＭＯＳトランジスタを形成する場合、せり上げソース・ドレイン２０７の端には（１１０）、（３１０）、（５１０）及びこれらの等価な面が形成される。なお、更に高次のファセットが形成されたほうが、側壁絶縁膜１０６とせり上げソース・ドレイン１０７の隙間を大きくすることが出来る。この形状はＬＰＣＶＤ法やＵＨＶ(Ultra High Vacuum)ＣＶＤ法といった成長方法や温度、ガス流量の選択によって任意に制御できる。
次に図６（ｅ）以降は第１実施例と同じである。せり上げソース・ドレイン１０７がファセットを有しているため、側壁絶縁膜１０６との間隔に埋め込まれる応力具有膜１１０の量が多くなる。このため、せり上げソース・ドレインがファセットを有しない第１実施例に比べ、チャネルの歪み量を大きくすることが出来る。
第５実施例
次に、図７は本発明の第５実施例のＭＯＳトランジスタの構造および製造方法を工程順に示す断面図である。ここで、図７（ｃ）の第１の側壁絶縁膜１０６ａの形成までは第１実施例と同じである。
次に，図７（ｄ）に示すように更に、絶縁膜を堆積し、エッチングを行い、側壁絶縁膜１０６ａの側壁に第２の側壁絶縁膜１０６ｂを形成する。ここで第１の側壁絶縁膜１０６ａと第２の側壁絶縁膜１０６ｂは異種材料が選択される。
次に図７（ｅ）において、せり上げソース・ドレインを形成する工程以降は第１実施例と同じであるが、図７（ｈ）において、側壁絶縁膜のエッチングを行う際、第１の側壁絶縁膜１０６ａと第２の側壁絶縁膜１０６ｂが異なる材料であることを利用し、選択エッチングを行うことができる。例えば第１の側壁絶縁膜１０６ａが窒化シリコン、第２の側壁絶縁膜１０６ｂが酸化シリコンである場合、フッ酸で第２の側壁絶縁膜だけを除去することが可能であり、せり上げソース・ドレイン１０７と側壁絶縁膜１０６ａ間の間隔形成の制御性が向上する。
シミュレーションを行った構造を示す断面図である。 シミュレーション結果を示す図である。 本発明の第１実施例の構造および製造方法を示す工程断面図である。 本発明の第２実施例の構造および製造方法を示す工程断面図である。 本発明の第３実施例の構造および製造方法を示す工程断面図である。 本発明の第４実施例の構造および製造方法を示す工程断面図である。 本発明の第５実施例の構造および製造方法を示す工程断面図である。
符号の説明
１０１ シリコン基板
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ゲート電極
１０５ エクステンション
１０６ 側壁絶縁膜
１０６ａ 第１の側壁絶縁膜
１０６ｂ 第２の側壁絶縁膜
１０７ せり上げソース・ドレイン
１０７ａ 凹部
１０７ｂ 埋め込み層
１０８ ソース・ドレイン
１０９ シリサイド層
１１０ 応力具有膜

Claims (13)

  1. 半導体基板の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に形成された側壁絶縁膜と、前記ゲート電極を挟んで形成されたソース・ドレイン領域を有し、前記ゲート電極と側面絶縁膜を挟んで半導体基板の主面より上方にソース・ドレイン領域が伸びた、せり上げ領域を備え、前記ゲート電極と側壁絶縁膜を内包し、前記せり上げ領域に隣接する位置まで伸びた応力具有膜を備え、前記側壁絶縁膜と前記せり上げ領域は接していなく間隔を有し、ここに前記応力具有膜が埋め込まれていることを特徴とする半導体装置。
  2. 半導体基板の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟んで形成されたソース・ドレイン領域を有し、前記ゲート電極を挟んで半導体基板の主面より上方にソース・ドレイン領域が伸びた、せり上げ領域を備え、前記ゲート電極を内包し、前記せり上げ領域に隣接する位置まで伸びた応力具有膜を備え、前記ゲート電極と前記せり上げ領域は接していなく間隔を有し、ここに前記応力具有膜が埋め込まれていることを特徴とする半導体装置。
  3. 前記ソース・ドレイン領域にはシリコン、ゲルマニウム、カーボンの単結晶もしくはこれらの混晶が埋め込まれていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記せり上げ領域を形成する半導体薄膜層がシリコン、ゲルマニウム、カーボンの単結晶もしくは混晶であり、これらの単層もしくは積層構造であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記せり上げ領域が端部に単一もしくは複数のファセット面を有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 半導体基板の主面が（１００）面であり、前記ゲート電極のチャネル方向が＜１１０＞であり、前記ファセット面が（１１１）面或いは（３１１）面或いは（５１１）面、もしくはこれらと等価な面方位であることを特徴とする請求項５に記載の半導体装置。
  7. 半導体基板の主面が（１００）面であり、前記ゲート電極のチャネル方向が＜１００＞であり、前記ファセット面が（１１０）面或いは（３１０）面或いは（５１０）面、若しくはこれらと等価な面方位であることを特徴とする請求項５に記載の半導体装置。
  8. 半導体基板の主面にゲート絶縁膜を形成するステップと、
    前記ゲート絶縁膜上にゲート電極を形成するステップと、
    前記ゲート電極の側面に側壁絶縁膜を形成するステップと、
    前記ゲート電極を挟んでソース・ドレイン領域を形成するステップと、
    前記ゲート電極と、前記側面絶縁膜とを挟んで半導体基板の主面より上方にソース・ドレイン領域が伸びた、せり上げ領域を形成するステップと、
    前記側壁絶縁膜と前記せり上げ領域に間隔を形成するステップと、
    応力具有膜を前記間隔に埋め込むステップを含むことを特徴とする半導体装置の製造方法。
  9. 前記ソース・ドレイン領域の形成にはシリコン、ゲルマニウム、カーボンの単結晶もしくはこれらの混晶を埋め込むことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 半導体薄膜層がシリコン、ゲルマニウム、カーボンの単結晶もしくは混晶であり、これらの単層もしくは積層構造であるように前記せり上げ領域を形成することを特徴とする請求項８または９に記載の半導体装置の製造方法。
  11. 前記せり上げ領域は、端部に単一もしくは複数のファセット面を設けていることを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置の製造方法。
  12. 半導体基板の主面が（１００）面であり、前記ゲート電極のチャネル方向が＜１１０＞であり、前記ファセット面が（１１１）面或いは（３１１）面或いは（５１１）面、もしくはこれらと等価な面方位であるように形成されていることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 半導体基板の主面が（１００）面であり、前記ゲート電極のチャネル方向が＜１００＞であり、前記ファセット面が（１１０）面或いは（３１０）面或いは（５１０）面、若しくはこれらと等価な面方位であるように形成されていることを特徴とする請求項１１に記載の半導体装置の製造方法。
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