JP2007227721A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】選択エピタキシャル成長技術を利用し、かつ、接合リーク電流を発生させることなくシリサイド化することのできる半導体装置およびその製造方法を提供する。
【解決手段】複数のトランジスタを有する半導体基板と、前記複数のトランジスタを分離する素子分離領域を備え、前記トランジスタのソース・ドレイン領域は、エピタキシャル層を有し、前記エピタキシャル層表面近傍にシリサイド層が平面的に形成され、前記シリサイド層が前記素子分離領域に接していることを特徴とする半導体装置。
【選択図】図１

Description

本発明は、選択エピタキシャル成長技術を利用した半導体装置およびその製造方法に関する。

近年、トランジスタの製造工程において、選択エピタキシャル成長技術を用いた歪みシリコン技術の導入が報告されている（例えば、特許文献１参照）。

この技術は、シリコン基板に凹部を形成するエッチングを行い、凹部に基板のシリコンとは異なる格子定数を有する結晶を選択エピタキシャル成長させてソース・ドレイン領域の一部とすることにより、ソース・ドレイン間チャネルに応力を加えて歪みを生じさせるものである。シリコンの結晶格子に歪み（圧縮歪み、あるいは引っ張り歪み）を生じさせることにより、シリコン中の電荷の移動度を向上させることができる。

しかし、エピタキシャル層を形成する際に、選択エピタキシャル成長の特性上、結晶が所定の方向にのみ成長するため、シリコン以外の材料から形成される部分（素子分離領域、ゲート側壁等）とエピタキシャル層との間に隙間が生じる。

そのため、ソース・ドレイン領域表面をシリサイド化させると、その隙間に沿って深い位置にまでシリサイド層が形成され、シリサイド層直下にシリサイド層よりも十分に深い位置にまでソース・ドレイン領域が存在しなくなるために、接合リーク電流が発生してしまうという問題点があった。
米国特許第６６２１１３１号明細書

本発明の目的は、選択エピタキシャル成長技術を利用し、かつ、接合リーク電流を発生させることなくシリサイド化することのできる半導体装置およびその製造方法を提供することにある。

本発明の一態様は、複数のトランジスタを有する半導体基板と、前記複数のトランジスタを分離する素子分離領域を備え、前記トランジスタのソース・ドレイン領域は、エピタキシャル層を有し、前記エピタキシャル層表面近傍にシリサイド層が平面的に形成され、前記シリサイド層が前記素子分離領域に接していることを特徴とする半導体装置を提供する。

また、本発明の一態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板に形成される複数の素子を分離する素子分離領域を形成する工程と、前記ゲート電極と前記素子分離領域の間で前記半導体基板に凹部を形成する工程と、前記半導体基板の前記凹部に傾斜面を有するエピタキシャル層を形成する工程と、前記素子分離領域と前記エピタキシャル層の前記傾斜面との隙間に埋込膜を埋め込んで前記素子分離領域の一部とする工程と、前記エピタキシャル層の露出面の表面近傍にシリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。

また、本発明の一態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板に形成される複数の素子を分離する素子分離領域を形成する工程と、前記ゲート電極と前記素子分離領域の間で前記半導体基板に凹部を形成する工程と、前記半導体基板の前記凹部および前記凹部上に、前記素子分離領域よりも高い位置までエピタキシャル層を形成する工程と、前記エピタキシャル層を前記素子分離領域と同程度の高さになるようにエッチングする工程と、前記エピタキシャル層の露出面の表面近傍にシリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。

本発明によれば、選択エピタキシャル成長技術を利用し、かつ、接合リーク電流を発生させることなくシリサイド化することのできる半導体装置およびその製造方法を提供することができる。

〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置１は、複数のトランジスタを有し（１つを図示）、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）からなる素子分離領域１１により各トランジスタが分離されている。

トランジスタは、半導体基板１０上にゲート絶縁膜１２を介して形成されたゲート電極１３と、ゲート電極１３の側面に形成されたゲート側壁１６と、ゲート側壁１６の側面に形成された第２のゲート側壁２０と、半導体基板１０の表面近傍に形成された不純物拡散層１４およびエピタキシャル層１８と、ゲート絶縁膜１２直下の不純物拡散層１４間に形成されたチャネル領域１５と、素子分離領域１１とエピタキシャル層１８との隙間に形成された埋込絶縁膜２１と、ゲート電極１３の表面近傍に形成された第１のシリサイド層２３と、エピタキシャル層１８の表面近傍に平面的に形成された第２のシリサイド層２４と、を有して概略構成される。

半導体基板１０は、例えばシリコン基板を用いることができる。

ゲート電極１３は、例えばポリシリコンからなり、表面の露出した部分上には、例えばＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ等の金属とシリコンとの化合物である第１のシリサイド層２３が形成されている。

ゲート絶縁膜１２は、例えばＳｉＯＮからなる。

ゲート側壁１６および第２のゲート側壁２０は、それぞれ例えばＳｉＮからなる単層構造や、例えばＳｉＮとＳｉＯ_２からなる２層構造、更には３層以上の構造であってもよい。

第２のゲート側壁２０は、エピタキシャル層１８のゲート側壁１６との隙間に面した部分がシリサイド化することを防ぐ役割を有する。

不純物拡散層１４は、例えばｎ型トランジスタ場合はＡｓ、Ｐ等、ｐ型トランジスタの場合はＢ、ＢＦ_２等の不純物イオンを半導体基板１０の表面から注入することにより形成される。

エピタキシャル層１８は、エッチングにより形成した半導体基板１０表面近傍の凹部から結晶をエピタキシャル成長させることにより形成される。エピタキシャル層１８は、ソース・ドレイン領域、あるいはその一部として働き、本実施の形態においては、不純物拡散層１４と共にソース・ドレイン領域として働く。

エピタキシャル層１８にエピタキシャル成長させる結晶は、ｐ型トランジスタの場合は、例えばＢ、Ｉｎ等の不純物をドープしたＳｉＧｅ、Ｓｉ等、ｎ型トランジスタの場合は、例えばＰ、Ａｓ等の不純物をドープしたＳｉＣ、Ｓｉ等、半導体基板１０として用いているＳｉと同じ材料かもしくはＳｉと異なる格子定数を有する材料を用いることができる。なお、Ｓｉと異なる格子定数を有する材料を用いる場合は、不純物のドープは必須ではない。

エピタキシャル層１８にエピタキシャル成長させる結晶としてＳｉＧｅ、ＳｉＣ等のＳｉと異なる格子定数を有する材料を用いる場合は、チャネル領域１５に歪みを生じさせて歪みシリコンの効果（電荷移動度の向上）を得ることができる。例えば、ＳｉＧｅを用いた場合は、不純物拡散層１４間のチャネル領域１５に圧縮歪みを与え、ＳｉＣを用いた場合は、不純物拡散層１４間のチャネル領域１５に引っ張り歪みを与える。一方、Ｓｉを用いる場合は歪みシリコンの効果はほとんど得ることができないが、ドープした金属の働きにより抵抗値を下げる効果を得ることはできる。

エピタキシャル層１８は、凹部を形成するエッチングを行う前の半導体基板１０の高さよりも高い位置まで形成するが、このとき、結晶は所定の方向にのみ成長し、また、ゲート側壁１６、素子分離領域１１からは結晶成長が起こらないため、ゲート側壁１６および素子分離領域１１とエピタキシャル層１８との間には隙間が生じる。これらの隙間部分に面したエピタキシャル層１８の結晶のファセット１９は、（１ １ １）ファセットである。なお、基板表面に水平に露出した結晶面は（１ ０ ０）である。

第２のシリサイド層２４は、例えばＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ等の金属とシリコンとの化合物から形成され、エピタキシャル層１８表面に平面的に形成されている。ここで、「平面的に形成」とは、エピタキシャル層１８表面の、凹部を形成するエッチングを行う前の半導体基板１０表面に平行な部分上のみに形成され、ファセット１９表面のような高さの異なる部分には形成されないことを示す。

埋込絶縁膜２１は、例えばＳｉＮ、ＳｉＯ_２等からなり、素子分離領域１１とエピタキシャル層１８との隙間に形成され、エピタキシャル層１８の素子分離領域１１との隙間に面した部分がシリサイド化することを防ぐ役割を有する。なお、埋込絶縁膜２１は、素子分離領域１１と共に、素子分離領域の一部として働く。

（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。

まず、図２Ａ（ａ）に示すように、半導体基板１０内に素子分離領域１１を形成し、フォトレジスト工程、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）工程等によりゲート絶縁膜１２、およびゲート電極１３を形成した後、半導体装置１上方から不純物イオン注入を行うことにより、不純物拡散層１４をそれぞれ半導体基板１０表面近傍に形成する。それに伴い、ゲート絶縁膜１２直下の不純物拡散層１４間にチャネル領域１５が形成される。なお、このとき、ゲート電極１３上にキャップ層等を設けない場合には、ゲート電極１３にも不純物イオンが注入される。

次に、図２Ａ（ｂ）に示すように、ＲＩＥ工程等によりゲート側壁１６をゲート電極１３の側面に形成した後、再度半導体装置１上方から不純物イオン注入を行う。この際、図２Ａ（ａ）に示した不純物注入の工程よりも、深い位置まで注入を行い、不純物拡散層１４を深い位置にまで拡げる。このとき、ゲート電極１３上にキャップ層等を設けない場合には、ゲート電極１３にも不純物イオンが注入される。

次に、図２Ａ（ｃ）に示すように、加熱処理、またはアニール処理を行うことにより、不純物拡散層１４中の不純物イオンの半導体基板１０への拡散を促し、不純物拡散層１４を拡げる。このとき、ゲート電極１３に不純物イオンが注入されていた場合は、ゲート電極１３内でも不純物イオンの拡散が起こる。

次に、図２Ａ（ｄ）に示すように、半導体基板１０表面をＲＩＥ工程等によりエッチングを行い、凹部１７を形成する。このとき、凹部１７は不純物拡散層１４の領域内に形成される。凹部１７に面して露出した不純物拡散層１４の表面は、エピタキシャル成長の下地となる単結晶シリコンである。このとき、ゲート電極１３上にキャップ層等を設けない場合には、ゲート電極１３上部もエッチングされるので、導電性材料等を用いて埋め戻す（図示しない）。

次に、図２Ｂ（ｅ）に示すように、凹部１７に面して露出した不純物拡散層１４の表面から、ＢドープしたＳｉＧｅ等の結晶をエピタキシャル成長させ、エピタキシャル層１８を形成する。エピタキシャル層１８を形成する結晶は、凹部１７を形成するエッチングを行う前の半導体基板１０の高さよりも高い位置まで成長させる。エピタキシャル成長は化学蒸着チャンバー内で行い、例えば、ＢドープしたＳｉＧｅ結晶を成長させる場合は、モノシラン（ＳｉＨ_４）またはジクロロシラン（ＳｉＨＣｌ_２）、水素化ゲルマニウム（ＧｅＨ_４）、ジボラン（Ｂ_２Ｈ_６）、水素ガス等の雰囲気中で７００〜７５０℃の温度条件で行う。

このとき、ゲート側壁１６、素子分離領域１１からは結晶成長が起こらないため、ゲート側壁１６および素子分離領域１１とエピタキシャル層１８との間には隙間が生じる。これらの隙間部分に露出しているエピタキシャル層１８の結晶のファセット１９は、（１ １ １）ファセットである。

次に、図２Ｂ（ｆ）に示すように、ゲート側壁１６とエピタキシャル層１８の隙間のファセット１９表面を覆うように第２のゲート側壁２０をＲＩＥ工程等により形成し、また、素子分離領域１１とエピタキシャル層１８の隙間のファセット１９表面を覆うように埋込絶縁膜２１をＲＩＥ工程等により形成する。

次に、図２Ｂ（ｇ）に示すように、半導体装置１上方からスパッタリングを施し、金属膜２２を形成する。ここで、金属膜２２はＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ等が挙げられる。

次に、熱処理を施すと、金属膜２２とゲート電極１３ならびにエピタキシャル層１８がシリサイド化反応を起こし、図２Ｂ（ｈ）に示すように、ゲート電極１３ならびにエピタキシャル層１８の表面近傍にそれぞれ第１のシリサイド層２３、第２のシリサイド層２４が形成される。

（第１の実施の形態の効果）
この第１の実施の形態によれば、エピタキシャル層１８の基板表面から深い位置にシリサイド層が形成されることを防ぐことにより、接合リーク電流の発生を抑制することができる。

〔第２の実施の形態〕
（半導体装置の構成）
図３は、本発明の第２の実施の形態に係る半導体装置の断面図である。第２の実施の形態に係る半導体装置１の第１の実施の形態に係る半導体装置１と異なる点は、ゲート側壁１６および素子分離領域１１とエピタキシャル層１８が隙間なく接して形成されているところにある。従って、第２の側壁２０および埋込絶縁膜２１が存在しない。なお、その他の構成や各部の材料等、第１の実施の形態と同様の点については、説明を省略する。

（半導体装置の製造）
図４（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図２Ａ（ａ）〜（ｄ）に示す、エッチングにより凹部１７を形成するまでの工程は第１の実施の形態と同様であるので説明を省略する。

まず、図２Ａ（ｄ）までの行程を終えた後、図４（ａ）に示すように、凹部１７内にＢドープしたＳｉＧｅ等の結晶をエピタキシャル成長させ、エピタキシャル層１８を形成する。この際に、雰囲気ガスや温度条件を制御することにより、第１の実施の形態に係る工程（図２Ｂ（ｅ））よりも、エピタキシャル成長の選択性を下げる。エピタキシャル層１８を形成する結晶は、素子分離領域１１の高さよりも高い位置まで成長させる。

このとき、エピタキシャル成長の選択性を下げ、かつ、素子分離領域１１の高さよりも高い位置まで成長させることにより、ゲート側壁１６および素子分離領域１１と接する位置にもエピタキシャル層１８が形成される。

次に、図４（ｂ）に示すように、素子分離領域１１よりも高い位置にあるエピタキシャル層１８をエッチングにより除去する。

次に、図４（ｃ）に示すように、半導体装置１上方からスパッタリングを施し、金属膜２２を形成する。ここで、金属膜２２はＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ等が挙げられる。

次に、熱処理を施すと、金属膜２２とゲート電極１３ならびにエピタキシャル層１８がシリサイド化反応を起こし、図４（ｄ）に示すように、ゲート電極１３ならびにエピタキシャル層１８の表面近傍にそれぞれ第１のシリサイド層２３、第２のシリサイド層２４が形成される。

（第２の実施の形態の効果）
この第２の実施の形態によれば、エピタキシャル成長の選択性を下げ、エピタキシャル層１８を素子分離領域１１の高さよりも高い位置まで成長させた後に素子分離領域１１の高さまでエッチングすることにより、エピタキシャル層１８をゲート側壁１６および素子分離領域１１と隙間なく接して形成することができる。これにより、エピタキシャル層１８の基板表面から深い位置にシリサイド層が形成されることを防ぎ、接合リーク電流の発生を抑制することができる。

〔第３の実施の形態〕
（半導体装置の構成）
図５は、本発明の第３の実施の形態に係る半導体装置の断面図である。第３の実施の形態に係る半導体装置１は、素子分離領域１１の一部が除去され、除去された部分にもエピタキシャル層１８が形成されており、第２の実施の形態に係る半導体装置１よりもエピタキシャル層１８の体積が大きい構造である。なお、その他の構成や各部の材料等、第２の実施の形態と同様の点については、説明を省略する。

（半導体装置の製造）
図６Ａ（ａ）〜（ｄ）、図６Ｂ（ｅ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図２Ａ（ａ）〜（ｄ）に示す、エッチングにより凹部１７を形成するまでの工程は第１の実施の形態と同様であるので説明を省略する。

まず、図２Ａ（ｄ）までの行程を終えた後、図６Ａ（ａ）に示すように、素子分離領域１１の一部をエッチングにより除去し、欠除部２５を形成する。欠除部２５は、半導体基板１０表面近傍に形成された凹部１７と隣接して形成され、凹部１７の縁と欠除部２５の縁が連続的に繋がるように形成されるのが好ましい。

次に、図６Ａ（ｂ）に示すように、凹部１７にＢドープしたＳｉＧｅ等の結晶をエピタキシャル成長させ、エピタキシャル層１８を形成する。この際に、第２の実施の形態と同様に、エピタキシャル成長の選択性を下げ、素子分離領域１１の高さよりも高い位置までエピタキシャル層１８を形成する。

このとき、エピタキシャル成長の選択性を下げ、かつ、素子分離領域１１の高さよりも高い位置まで成長させることにより、欠除部１７にも隙間なくエピタキシャル層１８が形成される。

次に、図６Ａ（ｃ）に示すように、素子分離領域１１よりも高い位置にあるエピタキシャル層１８をエッチングにより除去する。

次に、図６Ａ（ｄ）に示すように、半導体装置１上方からスパッタリングを施し、金属膜２２を形成する。ここで、金属膜２２はＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ等が挙げられる。

次に、熱処理を施すと、金属膜２２とゲート電極１３ならびにエピタキシャル層１８がシリサイド化反応を起こし、図６Ｂ（ｅ）に示すように、ゲート電極１３ならびにエピタキシャル層１８の表面近傍にそれぞれ第１のシリサイド層２３、第２のシリサイド層２４が形成される。

（第３の実施の形態の効果）
この第３の実施の形態によれば、第２の実施の携帯にかかる接合リーク電流の発生を抑制することができる半導体装置１において、素子分離領域１１の欠除部２５内にもエピタキシャル層１８を形成してエピタキシャル層の体積を増やすことにより、チャネル領域１５にかかる応力を増加させて、より電荷の移動度を向上させることができる。

なお、本発明は、上記各実施の形態に限定されず、発明の趣旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記各実施の形態においては、半導体基板としてバルク基板を用いて説明したが、これに限定されず、例えばＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることもできる。

また、発明の趣旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。

本発明の第１の実施の形態に係る半導体装置の断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の各製造工程を示す断面図である。 （ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の各製造工程を示す断面図である。 本発明の第２の実施の形態に係る半導体装置の断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の各製造工程を示す断面図である。 本発明の第３の実施の形態に係る半導体装置の断面図である。 （ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置の各製造工程を示す断面図である。 （ｅ）は、本発明の第３の実施の形態に係る半導体装置の各製造工程を示す断面図である。

符号の説明

１ 半導体装置
１０ 半導体基板
１１ 素子分離領域
１２ ゲート絶縁膜
１３ ゲート電極
１４ 不純物拡散層
１５ チャネル領域
１６ ゲート側壁
１７ 凹部
１８ エピタキシャル層
１９ ファセット
２０ 第２のゲート側壁
２１ 埋込絶縁膜
２２ 金属膜
２３ 第１のシリサイド層
２４ 第２のシリサイド層
２５ 欠除部

Claims (6)

1. 複数のトランジスタを有する半導体基板と、
   前記複数のトランジスタを分離する素子分離領域を備え、
   前記トランジスタのソース・ドレイン領域は、エピタキシャル層を有し、
   前記エピタキシャル層表面近傍にシリサイド層が平面的に形成され、
   前記シリサイド層が前記素子分離領域に接していることを特徴とする半導体装置。
2. 前記エピタキシャル層は傾斜面を有し、
   前記素子分離領域は、前記エピタキシャル層の前記傾斜面と接することを特徴とする請求項１に記載の半導体装置。
3. 前記素子分離領域は、前記エピタキシャル層の一部を成長させる欠除部を有して、段状構造を有することを特徴とする請求項１に記載の半導体装置。
4. 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記半導体基板に形成される複数の素子を分離する素子分離領域を形成する工程と、
   前記ゲート電極と前記素子分離領域の間で前記半導体基板に凹部を形成する工程と、
   前記半導体基板の前記凹部に傾斜面を有するエピタキシャル層を形成する工程と、
   前記素子分離領域と前記エピタキシャル層の前記傾斜面との隙間に埋込膜を埋め込んで前記素子分離領域の一部とする工程と、
   前記エピタキシャル層の露出面の表面近傍にシリサイド層を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
5. 半導体基板状にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記半導体基板に形成される複数の素子を分離する素子分離領域を形成する工程と、
   前記ゲート電極と前記素子分離領域の間で前記半導体基板に凹部を形成する工程と、
   前記半導体基板の前記凹部および前記凹部上に、前記素子分離領域よりも高い位置までエピタキシャル層を形成する工程と、
   前記エピタキシャル層を前記素子分離領域と同程度の高さになるようにエッチングする工程と、
   前記エピタキシャル層の露出面の表面近傍にシリサイド層を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
6. 前記素子分離領域をエッチングして欠除部を形成する工程を含み、
   前記エピタキシャル層を形成する工程は、前記素子分離領域の前記欠除部および前記欠除部上にもエピタキシャル層を形成することを特徴とする請求項５に記載の半導体装置の製造方法。

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