CN103325826A - 一种半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体结构的制造方法，包括以下步骤：提供衬底，在该衬底上形成栅堆叠；形成环绕所述栅堆叠的偏移侧墙以及环绕所述偏移侧墙的伪侧墙；在伪侧墙两侧形成源/漏区；去除所述伪侧墙、以及所述偏移侧墙位于衬底表面的部分；在所述偏移侧墙的侧壁上形成掺杂侧墙；使所述掺杂侧墙中掺杂杂质进入衬底中，形成源/漏扩展区；去除所述掺杂侧墙。相应地，本发明还提供了一种半导体结构。本发明利用后续步骤中将去除的、重掺杂的掺杂侧墙来形成掺杂浓度高、结深浅的源/漏扩展区，从而有效地提高了半导体结构的性能。

Description

一种半导体结构及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。
背景技术
源/漏扩展区(S/D junction extension)在控制MOS器件的短沟道效应与提高器件驱动能力方面具有重要的作用。
源/漏扩展区直接与沟道导电区相邻，随着栅极长度的不断减小，对源/漏扩展区结深的要求也是越来越小，以抑制日趋严重的短沟道效应。然而，源/漏扩展区结深减小使得其电阻变大。如果不及时降低源/漏扩展区的串联电阻，会导致源/漏扩展区的寄生电阻在器件导通电阻中占据主要作用，从而影响或削弱各类沟道应变技术提高迁移率降低沟道等效电阻的优势。
在现有技术中，通常利用超低能注入(如注入能量小于1keV)、高能瞬态激光退火等方法来减小源/漏扩展区的结深以及提高激活浓度来降低电阻。但是，随着集成电路技术节点的向下发展，器件性能对源/漏扩展区的工艺参数要求越来越高，特别是对于22nm及以下技术，上述方法所面临的技术困难越来越大。
因此，希望提出一种半导体结构及其制造方法，使半导体结构具有掺杂浓度高且结深浅的源/漏扩展区。
发明内容
本发明提供了一种可以解决上述问题的半导体结构及其制造方法。
根据本发明的一个方面，提供了一种半导体结构的制造方法，该制造方法包括以下步骤：
a)提供衬底，在该衬底上形成栅堆叠；
b)形成环绕所述栅堆叠的偏移侧墙以及环绕所述偏移侧墙的伪侧墙；
c)在伪侧墙两侧形成源/漏区；
d)去除所述伪侧墙、以及所述偏移侧墙位于衬底表面的部分；
e)在所述偏移侧墙的侧壁上形成掺杂侧墙；
f)使所述掺杂侧墙中掺杂杂质进入衬底中，形成源/漏扩展区；
g)去除所述掺杂侧墙。
根据本发明的另一个方面，还提供了一种半导体结构，包括：
衬底；
栅堆叠，位于所述衬底之上；
侧墙，位于所述栅堆叠的侧壁上；
源/漏扩展区，位于所述侧墙两侧的衬底中；
源/漏区，位于所述源/漏扩展区两侧的衬底中。
与现有技术相比，采用本发明提供的技术方案具有如下优点：通过在衬底之上形成环绕栅堆叠侧壁的具有重掺杂的侧墙，然后利用例如激光辐射等方式使侧墙中的掺杂杂质进入到衬底中，从而形成掺杂浓度高、结深浅的源/漏扩展区，进而有效地提高了半导体结构的性能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
图1为根据本发明的实施例的半导体结构制造方法的流程图；
图2至图17为按照图1所示流程制造半导体结构的各个阶段的剖面示意图。
具体实施方式
下面详细描述本发明的实施例。
所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
根据本发明的一个方面，提供了一种半导体结构的制造方法。下面，将结合图2至图17通过本发明的一个实施例对图1形成半导体结构的方法进行具体描述。如图1所示，本发明所提供的制造方法包括以下步骤：
在步骤S101中，提供衬底100，在该衬底100上形成栅堆叠。
具体地，如图2所示，首先提供衬底100。在本实施例中，所述衬底100为硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。在其他实施例中，所述衬底100可以包括其他基本半导体(如III-V族材料)，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400μm-800μm的厚度范围内。
接着，在所述衬底100中形成隔离区，例如浅沟槽隔离(STI)结构110，以便电隔离连续的场效应晶体管器件。
然后，在衬底100之上形成栅堆叠。首先，在衬底100上形成栅介质层200。在本实施例中，所述栅介质层200可以为氧化硅或氮化硅及其组合形成，在其他实施例中，也可以是高K介质，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfLaO、HfLaSiO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，或包括高K介质与氧化硅或氮化硅的组合结构，其厚度可以为1nm-15nm。而后，在所述栅介质层200上形成栅极210，所述栅极210可以是金属栅极，例如通过沉积金属氮化物，包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。所述栅极210还可以是金属硅化物，例如NiSi、CoSi、TiSi等，厚度可以为10nm-150nm。在另一个实施例中，所述栅极210还可以是伪栅极，例如通过沉积多晶硅、多晶SiGe、非晶硅，和/或，掺杂或未掺杂的氧化硅及氮化硅、氮氧化硅、碳化硅，甚至金属来形成。在另一个实施例中，栅堆叠也可以只有伪栅极而没有栅介质层200，而是在后续的替代栅工艺中除去伪栅极后再形成栅介质层。
下文中，以形成由栅介质层200和伪栅极210所构成的伪栅堆叠为例对后续的步骤进行说明。
在步骤S102中，形成环绕所述栅堆叠的偏移侧墙220以及环绕所述偏移侧墙220的伪侧墙230。
具体地，首先，在所述衬底100上沉积第一绝缘层(未示出)，然后在所述第一绝缘层上沉积第二绝缘层(未示出)。其中，第一绝缘层的材料不同于第二绝缘层的材料。第一绝缘层和/或第二绝缘层的材料包括氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料。接着，对第二绝缘层和第一绝缘层进行刻蚀，以形成伪侧墙230和偏移侧墙220，如图3所示。其中，所述偏移侧墙220位于衬底100之上且环绕在所述伪栅堆叠的侧壁上，其厚度一般较小。所述伪侧墙230环绕在所述偏移侧墙220的侧壁上，如此一来，位于伪栅堆叠两侧的部分衬底100被偏移侧墙220以及伪侧墙230所覆盖。在后续步骤中，被覆盖的衬底100区域，其部分或者全部将用来形成源/漏扩展区。
在步骤S103中，在伪侧墙230两侧形成源/漏区310。
具体地，如图4所示，以所述伪侧墙230为掩模，通过各向异性的干法刻蚀和/或湿法刻蚀的方式，刻蚀伪侧墙230两侧的衬底100，以形成第一凹陷300。优选地，还可以交替使用各向同性和各向异性的刻蚀方式，不但对伪侧墙230两侧的SOI衬底100进行刻蚀，还可以对伪侧墙230下面的部分衬底100进行刻蚀，使刻蚀后形成的第一凹陷300尽可能接近沟道中心。其中，湿法刻蚀工艺包括四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)或者其他合适刻蚀的溶液；干法刻蚀工艺包括六氟化硫(SF6)、溴化氢(HBr)、碘化氢(HI)、氯、氩、氦及其组合，和/或其他合适的材料。所述第一凹陷300形成后，如图5所示，以所述衬底100为籽晶，通过例如外延生长等方式填充所述第一凹陷300，并对填充材料进行掺杂以形成嵌入式源/漏区310。优选地，用于形成源/漏区310材料的晶格常数不等于所述衬底100材料的晶格常数。对于PMOS器件来说，所述源/漏区310的晶格常数稍大于所述衬底100的晶格常数，从而对沟道产生压应力，例如Si1-XGeX，X的取值范围为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件来说，所述源/漏区310的晶格常数稍小于所述衬底100的晶格常数，从而对沟道产生拉应力，例如Si:C，C的原子数百分比的取值范围为0.2％～2％，如0.5％、1％或1.5％。其中，当填充所述第一凹陷300后，可以通过例如离子注入或原位掺杂的方式形成源/漏区310，也可以在外延生长的过程中，同时进行原位掺杂以形成源/漏区310。对于Si1-XGeX来说，掺杂杂质为硼；对于Si:C来说，掺杂杂质为磷或者砷。
在其他实施例中，也可以通过向衬底100中注入P型或N型掺杂物或杂质，在所述伪栅堆叠两侧形成源/漏区。
然后对所述半导体结构进行退火，以激活源/漏区310中的掺杂，退火可以采用包括快速退火、尖峰退火等其他合适的方法形成。当然了，也可以在形成源/漏扩展区之后对半导体结构进行退火。
在步骤S104中，去除所述伪侧墙230、以及所述偏移侧墙220位于衬底100表面的部分。
具体地，如图6所示，通过选择性刻蚀去除所述伪侧墙230、以及所述偏移侧墙220位于衬底100表面上的部分，以暴露出位于伪栅堆叠和源/漏区310之间的衬底100部分。位于伪栅堆叠侧壁上的偏移侧墙220没有被刻蚀掉，用以对伪栅堆叠进行保护。
在步骤S105中，在所述偏移侧墙220的侧壁上形成掺杂侧墙410。
具体地，如图7所示，通过沉积等方式在所述半导体结构的表面形成掺杂层400。其中，该掺杂层400包括但不限于具有高浓度掺杂的非晶硅、多晶硅、硼硅玻璃(BSG)或磷硅酸玻璃(PSG)。对于PMOS器件来说，掺杂层400中的杂质为P型，例如硼；对于NMOS器件来说，掺杂层400中的杂质为N型，例如砷。所述掺杂层400的掺杂浓度范围为1×1019cm-3至1×1021cm-3。
接着，如图8所示，利用例如刻蚀等方式去除部分所述掺杂层400，而留下环绕于伪栅堆叠侧壁上的部分所述掺杂层400，形成掺杂侧墙410，至少覆盖位于伪栅堆叠和源/漏区310之间衬底100区域。
在步骤S106中，使所述掺杂侧墙410中掺杂杂质进入衬底100中，形成源/漏扩展区320。
具体地，如图8中箭头示意，使用例如激光等方式对所述掺杂侧墙410进行辐射。通过对辐射时间和辐射强度的控制，可以使所述掺杂侧墙410中的杂质扩散到位于其下方的衬底100中，从而在所述偏移侧墙220和源/漏区310之间的衬底100中形成源/漏扩展区320，如图9所示。另外，由于掺杂侧墙中杂质浓度较高，其向下扩散时会发生一定横向扩散。一般要求这种横向扩散超过偏移侧墙的厚度，即横向扩散到沟道区。通过上述方式所形成的源/漏扩展区320，与传统通过离子注入等方式所形成的源/漏扩展区相比，其结深较浅，但掺杂浓度较高，掺杂浓度范围为5×1018cm-3至5×1020cm-3之间，其结深范围为3nm至50nm。
在步骤S107中，如图10所示，去除所述掺杂侧墙410。
随后按照常规半导体制造工艺的步骤完成该半导体结构的制造，请参考图10至图17。具体如下：如图10所示，在源/漏区310的表面形成金属硅化物层以降低接触电阻；如图11所示，在所述半导体结构上形成接触刻蚀停止层420；接着，如图12和图13所示，沉积形成覆盖所述接触刻蚀停止层420的第一层间介质层500，并对其进行平坦化操作，以暴露所述伪栅极210；然后，如图14所示，去除所述伪栅极210形成第二凹陷510；接着，如图15所示，在所述第二凹陷510中形成栅电极层610；最后，如图16和图17所示，在所述第一层间介质层500上形成盖层700和第二层间介质层800，并形成贯穿第二层间介质层800、盖层700以及第一层间介质层500的接触塞900。
与现有技术相比，本发明具有以下优点：通过在衬底之上形成环绕栅堆叠侧壁的具有重掺杂的侧墙，然后利用例如激光辐射等方式使侧墙中的掺杂杂质进入到衬底中，从而形成掺杂浓度高、结深浅的源/漏扩展区，进而有效地提高了半导体结构的性能。
根据本发明的另一个方面，还提供了一种半导体结构，请参考图17。如图所示，该半导体结构包括：
衬底100；
栅堆叠，位于所述衬底100之上；
侧墙220，位于所述栅堆叠的侧壁上；
源/漏扩展区320，位于所述侧墙220下方以及两侧的衬底100中；
源/漏区310，位于所述源/漏扩展区320两侧的衬底100中。
具体地，在本实施例中，所述衬底100为硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。在其他实施例中，所述衬底100可以包括其他基本半导体(如III-V族材料)，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400μm-800μm的厚度范围内。在所述衬底100中具有隔离区，例如浅沟槽隔离(STI)结构110，以便电隔离连续的场效应晶体管器件。
所述栅堆叠位于所述衬底100之上。如图所示，所述栅堆叠包括栅介质层200以及栅电极层610，其中，所述栅介质层200位于所述衬底100之上，所述栅电极层610位于所述栅介质层200之上。在本实施例中，所述栅介质层200的材料为高K介质，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfLaO、HfLaSiO、Al203、La2O3、Zr02、LaAlO中的一种或其组合，或包括高K介质与氧化硅或氮化硅的组合结构，其厚度范围为1nm-15nm。所述栅电极层610为金属氮化物，包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。所述栅电极层610还可以是金属硅化物，例如NiSi、CoSi、TiSi等，其厚度范围为10nm-150nm。
在所述栅堆叠的侧壁上存在侧墙220，所述侧墙220的材料包括氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。
所述源/漏扩展区320位于所述侧墙220下方以及两侧的衬底100中，所述源/漏区310与所述源/漏扩展区320相邻，即，位于所述源/漏扩展区320两侧的衬底100中。根据半导体结构的类型，所述源/漏扩展区320和所述源/漏区310中包含P型或N型掺杂物或杂质(例如，对于PMOS器件来说，掺杂杂质为硼；对于NMOS器件来说，掺杂杂质为砷)。其中，所述源/漏扩展区320的掺杂浓度范围约为5×1018cm-3至5×1020cm-3，其结深范围约为3nm至50nm。所述源/漏区310的掺杂浓度高于所述源/漏扩展区320的掺杂浓度。在本实施例中，所述源/漏区310为嵌入式源/漏区。所述源/漏区310材料的晶格常数稍大于或者稍小于所述衬底100材料的晶格常数，从而可以对沟道产生应力，改善所述沟道中载流子的迁移率。对于PMOS器件来说，所述源/漏区310的晶格常数稍大于所述衬底100材料的晶格常数，从而对沟道产生压应力，例如，所述源/漏区310可以为Si1-XGeX，X的取值范围为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件来说，所述源/漏区310的晶格常数稍小于所述衬底100材料的晶格常数，从而对沟道产生拉应力，例如，所述源/漏区310可以为Si:C，C的原子数百分比的取值范围为0.2％～2％，如0.5％、1％或1.5％。优选地，在所述源/漏区310的表面还具有金属硅化物层330，用以降低半导体结构的接触电阻。
所述半导体结构进一步还包括接触刻蚀停止层420、第一层间介质层500、盖层700、第二层间介质层800以及接触塞900。其中，接触刻蚀停止层420存在于所述侧墙220的侧壁上以及所述衬底100的表面上，在所述接触刻蚀停止层420上还依次具有第一层间介质层500、盖层700以及第二层间介质层800。所述接触塞900贯穿第二层间介质层800、盖层700、第一层间介质层500以及接触刻蚀停止层420与所述源/漏区310电性接触。
本发明所提供的半导体结构其源/漏扩展区的掺杂浓度高且结深浅，因此有效地提高了半导体结构的性能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (15)

1.一种半导体结构的制造方法，该方法包括以下步骤：
a)提供衬底(100)，在该衬底(100)上形成栅堆叠；
b)形成环绕所述栅堆叠的偏移侧墙(220)以及环绕所述偏移侧墙(220)的伪侧墙(230)；
c)在伪侧墙(230)两侧形成源/漏区(310)；
d)去除所述伪侧墙(230)、以及所述偏移侧墙(220)位于衬底(100)表面的部分；
e)在所述偏移侧墙(220)的侧壁上形成掺杂侧墙(410)；
f)使所述掺杂侧墙(410)中掺杂杂质进入衬底(100)中，形成源/漏扩展区(320)；
g)去除所述掺杂侧墙(410)。
2.根据权利要求1所述的制造方法，其中，所述步骤e)包括：
形成覆盖所述半导体结构的掺杂层(400)；
刻蚀所述掺杂层(400)，形成环绕于所述栅堆叠的掺杂侧墙(410)。
3.根据权利要求2所述的制造方法，其中：
所述掺杂层(400)的材料为含掺杂的非晶硅、多晶硅、硼硅玻璃、磷硅酸玻璃中的一种或其任意组合。
4.根据权利要求3所述的制造方法，其中：
如果所述半导体结构的类型为PMOS，则所述掺杂层(400)中的杂质类型为P型；
如果所述半导体结构的类型为NMOS，则所述掺杂层(400)中的杂质类型为N型。
5.根据权利要求4所述的制造方法，其中，所述掺杂层(400)的掺杂浓度范围为1×1019cm-3至1×1021cm-3。
6.根据权利要求1所述的制造方法，其中：
利用准分子激光对所述掺杂侧墙(410)进行辐射，使所述掺杂侧墙(410)中掺杂杂质进入衬底(100)中。
7.根据权利要求1至6中任一项所述的制造方法，其中，所述源/漏扩展区(320)的掺杂浓度范围为5×1018cm-3至5×1020cm-3，其结深范围为3nm至50nm。
8.根据权利要求1至6中任一项所述的制造方法，其中，所述步骤c)包括：
以带有所述伪侧墙(230)的栅堆叠为掩模对所述衬底(100)进行刻蚀，在所述栅堆叠两侧形成第一凹陷(300)；
以所述衬底(100)为籽晶，利用外延生长的方式在所述第一凹陷(300)内形成源/漏区(310)。
9.根据权利要求8所述的制造方法，其中，所述源/漏区(310)材料的晶格常数不等于所述衬底(100)材料的晶格常数。
10.根据权利要求1至6中任一项所述的制造方法，其中，所述栅堆叠包括栅介质层(200)和伪栅极(210)。
11.根据权利要求10所述的制造方法，其中，在所述步骤g)之后还包括：
在所述源/漏区(310)的表面形成金属硅化物层(330)；
形成覆盖整个半导体结构的接触刻蚀停止层(420)以及第一层间介质层(500)，并执行平坦化操作，以暴露所述伪栅极(210)；
去除所述伪栅极(210)形成第二凹陷(510)，在该第二凹陷(510)内形成栅电极层(610)；
在所述第一层间介质层(500)上形成盖层(700)和第二层间介质层(800)；以及
形成贯穿所述第二层间介质层(800)、盖层(700)、第一层间介质层(500)以及接触刻蚀停止层(420)的接触塞(900)。
12.一种半导体结构，包括：
衬底(100)；
栅堆叠，位于所述衬底(100)之上；
侧墙(220)，位于所述栅堆叠的侧壁上；
源/漏扩展区(320)，位于所述侧墙(220)下方以及两侧的衬底(100)中；
源/漏区(310)，位于所述源/漏扩展区(320)两侧的衬底(100)中。
13.根据权利要求12所述的半导体结构，其中：
所述源/漏扩展区(320)的掺杂浓度范围为5×1018cm-3至5×1020cm-3，其结深范围为3nm至50nm。
14.根据权利要求12或13所述的半导体结构，其中，所述源/漏区(310)为嵌入式源/漏区，其材料的晶格常数不等于所述衬底(100)材料的晶格常数。
15.根据权利要求12或13所述的半导体结构，还包括金属硅化物层(330)、接触刻蚀停止层(420)、第一层间介质层(500)、盖层(700)、第二层间介质层(800)以及接触塞(900)，其中：
所述金属硅化物层(330)位于所述源/漏区(310)的表面上；
所述接触刻蚀停止层(420)位于所述侧墙(220)的侧壁上以及衬底(100)的表面上；
所述第一层间介质层(500)、盖层(700)、第二层间介质层(800)依次位于所述接触刻蚀停止层(420)之上；以及
所述接触塞(900)贯穿于所述第二层间介质层(800)、盖层(700)、第一层间介质层(500)以及接触刻蚀停止层(420)，与所述源/漏区(310)相接触。
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