JP2010272638A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法 Download PDF

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Abstract

【課題】ビット線コンタクト内の電気抵抗、およびビット線コンタクトとソース・ドレイン領域の接続部分の電気抵抗の小さい半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置１００は、素子分離領域３により区画された活性領域２を有する半導体基板１と、活性領域２上に形成され、直列接続されたスタックド・ゲート型の複数のメモリセルトランジスタと、活性領域２上に形成され、複数のメモリセルトランジスタの両端に接続された選択トランジスタと、活性領域２中の選択トランジスタに属するソース・ドレイン領域５に接続された、下部のチャネル幅方向の垂直断面の形状が裾引き形状であるビット線コンタクト８と、を有する。
【選択図】図２Ｂ

Description

本発明は、半導体記憶装置およびその製造方法に関する。
従来の半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている（例えば、特許文献１参照）。ＮＡＮＤ型フラッシュメモリは、直列接続された複数のメモリセルトランジスタと、その両端に接続された選択トランジスタを有し、両端の選択トランジスタには、それぞれソース線に接続されるソース線コンタクトと、ビット線に接続されるビット線コンタクトが接続される。
従来のビット線コンタクトは、絶縁層中にビット線コンタクトのパターンを有するコンタクトホールを形成し、そのコンタクトホールに導電材料を埋め込むことにより形成される。このため、ビット線コンタクトの底部の径は、上部の径よりも小さくなる。
これにより、ビット線コンタクトと活性領域に含まれるソース・ドレイン領域との接続面積が小さくなり、接続部分の電気抵抗が上昇するおそれがある。
また、ビット線コンタクトのパターンが微細な場合、コンタクトホールのアスペクト比が大きくなり、導電材料の埋め込み不良が発生するおそれがある。導電材料の埋め込み不良により、ビット線コンタクト中にボイドが発生すると、ビット線コンタクトの電気抵抗が上昇する。
さらに、コンタクトホールのアスペクト比が大きい場合は、コンタクトホール底部の不純物を除去することが困難になり、ビット線コンタクトとソース・ドレイン領域との接続部分の電気抵抗が不純物により上昇するおそれがある。
特開２００９−４９２３５号公報
本発明の目的は、ビット線コンタクト内の電気抵抗、およびビット線コンタクトとソース・ドレイン領域の接続部分の電気抵抗の小さい半導体記憶装置およびその製造方法を提供することにある。
本発明の一態様は、素子分離領域により区画された活性領域を有する半導体基板と、前記活性領域上に形成され、直列接続されたスタックド・ゲート型の複数のメモリセルトランジスタと、前記活性領域上に形成され、前記複数のメモリセルトランジスタの両端に接続された選択トランジスタと、前記活性領域中の前記選択トランジスタに属するドレイン領域に接続された、下部の前記複数のメモリセルトランジスタのチャネル幅方向の垂直断面の形状が裾引き形状であるビット線コンタクトと、を有する半導体記憶装置を提供する。
また、本発明の他の態様は、半導体基板内の活性領域上に、直列接続されたスタックド・ゲート型の複数のメモリセルトランジスタ、前記活性領域上に形成され、前記複数のメモリセルトランジスタの両端に接続された選択トランジスタ、前記活性領域中の前記選択トランジスタに属するドレイン領域、および前記複数のメモリセルトランジスタと前記選択トランジスタを覆う絶縁層を形成する工程と、前記絶縁層の前記ドレイン領域上の領域を含む領域に、前記複数のメモリセルトランジスタのチャネル幅方向が長手方向であるパターンを有する溝を形成する工程と、前記溝内に導電材料を埋め込む工程と、前記導電材料にエッチングによる加工を施し、前記ドレイン領域上に接続されるビット線コンタクトを形成する工程と、前記加工により前記導電材料が除去された前記溝内の領域に絶縁材料を埋め込む工程と、を含む半導体記憶装置の製造方法を提供する。
本発明によれば、ビット線コンタクト内の電気抵抗、およびビット線コンタクトとソース・ドレイン領域の接続部分の電気抵抗の小さい半導体記憶装置およびその製造方法を提供することができる。
本発明の第１の実施の形態に係る半導体記憶装置１００の上面図。 半導体記憶装置を図１の線分Ａ−Ａで切断したときの断面図。 半導体記憶装置を図１の線分Ｂ−Ｂで切断したときの断面図。 半導体記憶装置を図１の線分Ｃ−Ｃで切断したときの断面図。 （ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す図。 （ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す図。 （ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す図。 （ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す図。 （ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す図。 （ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す図。 （ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す図。 （ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す図。 （ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す図。 （ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す図。 （ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す図。 （ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す断面図。 （ｃ）、（ｄ）は、本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す断面図。 （ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す図。 （ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す図。 （ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す図。 本発明の第４の実施の形態に係る半導体記憶装置の断面図。
〔第１の実施の形態〕
本発明の第１の実施の形態は、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一形態である。
（半導体記憶装置の構成）
図１は、本発明の第１の実施の形態に係る半導体記憶装置１００の上面図である。また、図２Ａは、半導体記憶装置１００を図１の線分Ａ−Ａで切断したときの断面図である。また、図２Ｂは、半導体記憶装置１００を図１の線分Ｂ−Ｂで切断したときの断面図である。また、図２Ｃは、半導体記憶装置１００を図１の線分Ｃ−Ｃで切断したときの断面図である。
半導体記憶装置１００は、半導体基板１と、半導体基板１上の複数の活性領域２を区画する素子分離領域３と、活性領域２上に形成され、直列接続されたスタックド・ゲート型の複数のメモリセルトランジスタ４と、活性領域２上に形成され、複数のメモリセルトランジスタ４の両端に形成された選択トランジスタ６ａ、６ｂと、選択トランジスタ６ａ、６ｂに隣接して設けられたソース・ドレイン領域５にそれぞれ接続されたソース線コンタクト７およびビット線コンタクト８と、スペーサー２２上に形成されたエッチングストッパ膜１０と、複数のメモリセルトランジスタ４と選択トランジスタ６ａ、６ｂを覆う絶縁層１１と、隣接するビット線コンタクト８間に形成されたコンタクト間絶縁層１６と、を有する。なお、図１においては、スペーサー２２、エッチングストッパ膜１０、絶縁層１１、およびコンタクト間絶縁層１６の図示を省略する。
各メモリセルトランジスタ４は、半導体基板１上のゲート絶縁膜４１と、ゲート絶縁膜４１上の浮遊ゲート４２と、浮遊ゲート４２上のゲート間絶縁膜４３と、ゲート間絶縁膜４３上の制御ゲート４０を有する。
１つの活性領域２上の複数のメモリセルトランジスタ４は、選択トランジスタ６ａ、６ｂの間で、ソース・ドレイン領域５を介して直列接続される。また、素子分離領域３を介してメモリセルトランジスタ４のチャネル幅方向（図１の上下方向。以下、チャネル幅方向という。）に隣接する複数のメモリセルトランジスタ４は、制御ゲート４０を共有する。
選択トランジスタ６ａ、６ｂは、半導体基板１上のゲート絶縁膜６１と、ゲート絶縁膜６１上の選択ゲート６０を有する。
選択トランジスタ６ａ、６ｂは、直列接続された複数のメモリセルトランジスタ４のうち、端部に位置するメモリセルトランジスタ４に、ソース・ドレイン領域５を介して直列接続される。また、素子分離領域３を介してチャネル幅方向に隣接する複数の選択トランジスタ６ａまたは複数の選択トランジスタ６ｂは、選択ゲート６０を共有する。
また、選択トランジスタ６ａは、同じ活性領域２上で隣接する他の選択トランジスタ６ａとソース・ドレイン領域５を介して接続される。同様に、選択トランジスタ６ｂは、同じ活性領域２上で隣接する他の選択トランジスタ６ｂとソース・ドレイン領域５を介して接続される。この他の選択トランジスタ６ａ、６ｂにも、他の直列接続された複数のメモリセルトランジスタ４（図示しない）が接続される。
選択トランジスタ６ａに属するソース・ドレイン領域５のうち、ソース線コンタクト７が接続される領域は、選択トランジスタ６ａのソース領域として働く。また、選択トランジスタ６ｂに属するソース・ドレイン領域５のうち、ビット線コンタクト８が接続される領域は、選択トランジスタ６ｂのドレイン領域として働く。
半導体基板１は、Ｓｉ結晶等のＳｉ系単結晶、およびＳｉ系多結晶からなる。
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなるＳＴＩ（Shallow Trench Isolation）構造を有する。
メモリセルトランジスタ４のゲート絶縁膜４１およびゲート間絶縁膜４３は、ＳｉＯ２等の絶縁材料からなる。また、制御ゲート４０および浮遊ゲート４２は、例えば、多結晶Ｓｉ等のＳｉ系材料、もしくは金属材料（Ｗ、ＷＳｉ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｌ、Ｃｕ等）からなる。なお、制御ゲート４０の上部には、Ｎｉ、Ｐｔ、Ｔｉ、Ｃｏ等の金属を含むシリサイド層が形成されてもよい。
ソース・ドレイン領域５は、例えば、イオン注入法を用いて半導体基板１表面に導電型不純物を注入することにより形成される。
選択トランジスタ６ａ、６ｂのゲート絶縁膜６１は、ＳｉＯ２等の絶縁材料からなる。また、選択ゲート６０は、例えば、多結晶Ｓｉ等のＳｉ系材料、もしくは金属材料（Ｗ、ＷＳｉ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｌ、Ｃｕ等）からなる。なお、選択ゲート６０の上部には、Ｎｉ、Ｐｔ、Ｔｉ、Ｃｏ等の金属を含むシリサイド層が形成されてもよい。
ソース線コンタクト７およびビット線コンタクト８は、Ｗ等の導電材料からなる。また、ソース線コンタクト７およびビット線コンタクト８は、その底面及び側面をバリアメタル９により覆われる。バリアメタル９は、Ｔｉ、ＴｉＮ、Ｃｏ等の導電材料からなる。
図２Ｂに示されるように、ビット線コンタクト８のチャネル幅方向の垂直断面の形状は、テーパー状に広がる裾引き形状である。製造工程上、少なくともビット線コンタクト８の下部のチャネル幅方向の垂直断面の形状は裾引き形状になる。
なお、ソース線コンタクト７がビット線コンタクト８と同様の形状を有してもよい。ただし、一般に、ソース線コンタクトはビット線毎に形成する必要がなく、１つのソース線コンタクトを複数のビット線が共有することができる。そのため、ソース線コンタクト７がビット線コンタクト８と同様の形状でなくてもよい。
絶縁層１１は、ＳｉＯ２等の絶縁材料からなる。
以下に、本実施の形態に係る半導体記憶装置１００の製造方法の一例を示す。
（半導体記憶装置の製造）
図３〜図１１は、本発明の第１の実施の形態に係る半導体記憶装置１００の製造工程を示す図である。図３〜図１１の各図において、（ａ）はビット線コンタクト８が形成される領域近傍の上面図である。また、（ｂ）は、（ａ）に示される領域を線分Ａ−Ａで切断したときの断面図である。また、（ｃ）は、（ａ）に示される領域を線分Ｂ−Ｂで切断したときの断面図である。なお、図３〜図１１の各図の（ａ）における線分Ａ−Ａおよび線分Ｂ−Ｂは、それぞれ図１における線分Ａ−Ａおよび線分Ｂ−Ｂに対応する。
まず、図３（ａ）〜（ｃ）に示すように、半導体基板１上に、複数の活性領域２を区画する素子分離領域３、複数のメモリセルトランジスタ４、ソース・ドレイン領域５、選択トランジスタ６ｂ、スペーサー２２、エッチングストッパ膜１０、および絶縁層１１を形成する。
次に、図４（ａ）〜（ｃ）に示すように、隣接する２つの選択トランジスタ６ｂの間の絶縁層１１およびエッチングストッパ膜１０を除去し、溝１２を形成する。溝１２は、例えば、フォトリソグラフィ法およびＲＩＥ（Reactive Ion Etching）法を用いて形成される。溝１２は、チャネル幅方向が長手方向である直線状のパターンを有する。
次に、図５（ａ）〜（ｃ）に示すように、溝１２内に導電層１３および導電層１３を覆うバリアメタル９を形成する。ここで、導電層１３は、後の工程でビット線コンタクト８に加工される層である。
導電層１３およびバリアメタル９は、例えば、次のような方法により形成される。まず、ＰＶＤ法、ＣＶＤ法、もしくはＡＬＤ法（Atomic Layer Deposition）等によりＷ等の導電層１３の材料膜およびＴｉ、ＴｉＮ等のビット線コンタクト８の材料膜を溝１２内に順次埋め込む。その後、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理によりこれらの材料膜の溝１２の外側の部分を除去して、導電層１３およびバリアメタル９に加工する。
また、図５（ａ）〜（ｃ）には示さないが、バリアメタル９と半導体基板１のソース・ドレイン領域５を含む活性領域２が熱により反応して、後述するシリサイド層が形成される。
次に、図６（ａ）〜（ｃ）に示すように、絶縁層１１上に側壁パターン転写プロセスに用いられる芯材１４を形成する。芯材１４は、メモリセルトランジスタ４のチャネル方向（図６（ａ）の左右方向。以下、チャネル方向という。）が長手方向である直線状のパターンを有する。
芯材１４は、例えば、次のような方法により形成される。まず、ＣＶＤ（Chemical Vapor Deposition）法等により絶縁層１１、バリアメタル９及び導電層１２上に多結晶Ｓｉ、ＳｉＮ、ＴＥＯＳ、ＣＶＤ−Ｃａｒｂｏｎ等の芯材１４の材料膜を形成する。その後、その材料膜をフォトリソグラフィ法およびＲＩＥを用いてパターニングし、芯材１４に加工する。なお、パターニング後、芯材１４にスリミング処理を施し、芯材１４の幅を細めてもよい。
次に、図７（ａ）〜（ｃ）に示すように、芯材１４の両側面に側壁マスク１５を形成する。
側壁マスク１５は、例えば、次のような方法により形成される。まず、ＣＶＤ法等により、芯材１４の表面を覆うように多結晶Ｓｉ、ＳｉＮ、ＴＥＯＳ等の側壁マスク１５の材料膜を形成する。その後、ＲＩＥ法等の異方性エッチング法によりその材料膜を側壁マスク１５に加工する。
次に、図８（ａ）〜（ｃ）に示すように、ＲＩＥ法もしくはウェット処理等により、側壁マスク１５を残して芯材１４を選択的に除去する。
次に、図９（ａ）〜（ｃ）に示すように、側壁マスク１５をエッチングマスクとして用いて導電層１３およびバリアメタル９にエッチングを施し、導電層１３をビット線コンタクト８に加工する。エッチングは、ＲＩＥ法等により行われる。
このとき、図９（ｃ）に示すように、エッチングの性質上、導電層１３に形成される溝（溝１２内の導電層１３が除去された領域）の底部の径が、その開口部付近の径よりも小さくなる。そのため、少なくともビット線コンタクト８の下部のチャネル幅方向の垂直断面の形状は裾引き形状になる。
次に、図１０（ａ）〜（ｃ）に示すように、ウェット処理等により、側壁マスク１５を除去する。
次に、図１１（ａ）〜（ｃ）に示すように、溝１２内の導電層１３が除去された領域に絶縁材料を埋め込み、コンタクト間絶縁層１６を形成する。
コンタクト間絶縁層１６は、例えば、次のような方法により形成される。まず、ＣＶＤ法やＡＬＤ等によりコンタクト間絶縁層１６の材料膜を溝１２内の導電層１３が除去された領域に埋め込む。その後、ＣＭＰ等の平坦化処理によりその材料膜の溝１２の外側の部分を除去して、コンタクト間絶縁層１６に加工する。ここで、コンタクト間絶縁層１６の材料膜として、絶縁層１１と同じ材料からなる膜を用いることもできる。
なお、側壁マスク１５を除去せずに残した状態で溝１２内の導電層１３が除去された領域に絶縁材料を埋め込み、ビット線コンタクト８をストッパーとして、その絶縁材料を側壁マスク１５ごとＣＭＰで平坦化することにより、コンタクト間絶縁層１６を形成してもよい。
なお、ソース線コンタクト７をビット線コンタクト８と同様の方法により形成してもよい。
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、ビット線コンタクト８の下部のチャネル幅方向の垂直断面の形状を裾引き形状にすることができる。このため、従来の底部の径が上部の径よりも小さいビット線コンタクトと比較して、ビット線コンタクトのピッチに対するビット線コンタクトとソース・ドレイン領域の接続面積を大きくし、接続部分の電気抵抗を低減することができる。
また、従来のコンタクトホール内に導電材料を埋め込む方法を用いず、導電材料からなる導電層１３をエッチング加工することによりビット線コンタクト８を形成するため、コンタクトホールへの導電材料の埋め込み不良に起因するビット線コンタクト内のボイドやシームの発生を防ぐことができる。これにより、ビット線コンタクト内の電気抵抗の上昇を抑えることができる。
また、側壁パターン転写プロセスを用いてビット線コンタクト８を形成するため、微細なパターンのビット線コンタクト８を形成することができる。
また、図５（ａ）〜（ｃ）に示した、導電層１３およびバリアメタル９を形成する工程の後、熱処理によりバリアメタル９と半導体基板１のソース・ドレイン領域５を含む活性領域２を反応させて、シリサイド層１７を形成する。図１２（ａ）、（ｂ）は、シリサイド層１７の周辺を拡大した断面図である。図１２（ａ）、（ｂ）の断面は、図３〜図１１の各図の（ｃ）の断面に対応する。
図１２（ａ）に示すように、バリアメタル９が溝１２内において、ソース・ドレイン領域５の上面および側面の素子分離領域３の上面よりも上の領域を覆っているため、シリサイド層１７はソース・ドレイン領域５の上面だけでなく素子分離領域３の上面よりも上の全領域上にも形成される。これにより、ソース・ドレイン領域５の電気抵抗を効果的に低減することができる。
このため、図１２（ａ）に示すように、例え後の工程で形成されるビット線コンタクト８が活性領域２上からチャネル幅方向にずれて形成されたとしても、ソース・ドレイン領域５のビット線コンタクト８が接続される領域を含むチャネル幅方向の領域において、ソース・ドレイン領域５の上面の全領域上、および側面の素子分離領域３の上面よりも上の領域上にシリサイド層１７が形成される。すなわち、ビット線コンタクト８の形成位置にかかわらず、ソース・ドレイン領域５の電気抵抗を効果的に低減することができる。
なお、素子分離領域３の上面の位置が半導体基板１のソース・ドレイン領域５を含む領域の上面の位置よりも高い場合は、ソース・ドレイン領域５の側面の素子分離領域３の上面よりも上の領域が存在しないため、シリサイド層１７はソース・ドレイン領域５のビット線コンタクト８が接続される領域を含むチャネル幅方向の領域において、ソース・ドレイン領域５上面の全領域上に形成される。
図１３（ａ）、（ｂ）は、比較例としての従来のビット線コンタクト１０８を有する半導体記憶装置のシリサイド層１１７の周辺を拡大した断面図である。
図１３（ａ）に示すように、従来の方法によれば、バリアメタル１０９はビット線コンタクト１０８とともに、コンタクトホール内に導電材料を埋め込むことにより形成されるため、バリアメタル１０８の形成位置はコンタクトホールの形成位置、すなわちビット線コンタクト１０８の形成位置により決定される。このため、ビット線コンタクト１０８が活性領域１０２からずれて形成された場合、バリアメタル１０９は活性領域２の上面および側面の一部にしか接触しない。
このため、図１３（ｂ）に示すように、シリサイド層１１７は活性領域２の上面および側面の一部にしか形成されず、ソース・ドレイン領域１０５の電気抵抗を効果的に低減することができない。
さらに、本実施の形態によれば、ビット線コンタクトを形成する際にコンタクトホールに導電材料を埋め込む方法を用いないため、従来の方法における、コンタクトホール底部の不純物に起因する問題を防ぐことができる。
コンタクトホールのアスペクト比が大きい場合、コンタクトホール底部の不純物を除去することが困難であり、例えば、ソース・ドレイン領域上に形成されるシリサイド層に不純物が混入することにより、ビット線コンタクトとソース・ドレイン領域との接続部分の電気抵抗が上昇するおそれがある。
また、本実施の形態によれば、ビット線コンタクト８の電気抵抗を低減することができるため、高抵抗化したビット線コンタクトの数が増加することによる、装置全体のビット線コンタクトの電気抵抗率の平均値が、電気抵抗率の測定対象となるビット線コンタクトの数の増加とともに急激に増加するＨｉｇｈ Ｆｌｙｅｒと呼ばれる問題を抑えることができる。
〔第２の実施の形態〕
本発明の第２の実施の形態は、活性領域２のピッチにばらつきがある点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
図１４Ａ（ａ）、（ｂ）、図１４Ｂ（ｃ）、（ｄ）は、本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
まず、図３〜図５に示した導電層１３およびバリアメタル９を形成するまでの工程を第１の実施の形態と同様に行う。ただし、本実施の形態における活性領域２のピッチはばらつきを有する。活性領域２のピッチのばらつきは、素子分離領域３の溝を形成する際に用いるエッチングマスクのパターンにばらつきが生じた場合等に生じる。
次に、図１４Ａ（ａ）に示すように、絶縁層１１上に芯材１４を形成する。このとき、芯材１４には、ＡＰＣ（Advance Process Control）制御の一種であるＦｅｅｄ Ｆｏｒｗａｒｄ手法により、活性領域２のピッチのばらつきを考慮したパターンが形成される。
具体的には、例えば、半導体基板１に素子分離領域３の溝を形成した後、ＣＤＳＥＭ（Critical Dimension Scanning Electron Microscope）等により活性領域２のピッチのばらつきを測定しておき、ピッチのばらついた活性領域２に正確に接続されるビット線コンタクトを形成できるような側壁マスクのパターンを逆算する。さらに、算出した側壁マスクのパターンから芯材１４のパターンを逆算し、芯材１４のスリミング量を決定する。
次に、図１４Ａ（ｂ）に示すように、芯材１４の両側面に側壁マスク１５を形成する。
次に、図１４Ｂ（ｃ）に示すように、側壁マスク１５を残して芯材１４を選択的に除去し、側壁マスク１５をエッチングマスクとして用いて導電層１３およびバリアメタル９にエッチングを施し、導電層１３をビット線コンタクト８に加工する。
このとき、ＡＰＣ制御により、各ビット線コンタクト８は、ピッチのばらついた活性領域２の各領域に精度よく接続される。
次に、図１４Ｂ（ｄ）に示すように、側壁マスク１５を除去した後、溝１２内の導電層１３が除去された領域に絶縁材料を埋め込み、コンタクト間絶縁層１６を形成する。
（第２の実施の形態の効果）
従来の方法によれば、活性領域のピッチにばらつきが生じた場合、ビット線コンタクトのピッチの周期を制御することが困難であるため、活性領域に精度よくビット線コンタクトを接続することができない。ビット線コンタクトが活性領域からずれて形成されると、ビット線コンタクトとソース・ドレイン領域との接続面積が小さくなって接続部分の電気抵抗が上昇する。さらに、ビット線コンタクトの活性領域上から外れた部分が素子分離領域内に進入し、ソース・ドレイン領域よりも低い位置まで形成された場合、接合リークが発生するおそれがある。
一方、本発明の第２の実施の形態によれば、ＡＰＣ制御した側壁パターン転写プロセスを用いることにより、活性領域２のピッチにばらつきが生じた場合であっても、ビット線コンタクト８を活性領域２の各領域に精度よく接続することができる。このため、ビット線コンタクトとソース・ドレイン領域との接続部分の電気抵抗の上昇、接合リークの発生等を抑えることができる。
また、本実施の形態によれば、例えば、活性領域２のハーフピッチの値（ピッチの半分の値）が設計値からチャネル幅方向に１５％以上ずれた箇所であっても、ビット線コンタクト８を活性領域２の各領域に１０％以内のずれで接続することができる。
なお、活性領域２のピッチに大きなばらつきがない場合であっても、本実施の形態を適用することができる。
〔第３の実施の形態〕
本発明の第３の実施の形態は、導電層１３をビット線コンタクトに加工する際に、側壁パターン転写プロセスを用いずに、通常のフォトリソグラフィ法によるパターニングを行う点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
図１５〜図１７は、本発明の第３の実施の形態に係る半導体記憶装置１００の製造工程を示す図である。図１５〜図１７の各図において、（ａ）は後述するビット線コンタクト１９が形成される領域近傍の上面図である。また、（ｂ）は、（ａ）に示される領域を線分Ａ−Ａで切断したときの断面図である。また、（ｃ）は、（ａ）に示される領域を線分Ｂ−Ｂで切断したときの断面図である。なお、図１５〜図１７の各図の（ａ）における線分Ａ−Ａおよび線分Ｂ−Ｂは、それぞれ図１における線分Ａ−Ａおよび線分Ｂ−Ｂに対応する。
まず、図３〜図５に示した導電層１３およびバリアメタル９を形成するまでの工程を第１の実施の形態と同様に行う。
次に、図１５（ａ）〜（ｃ）に示すように、フォトリソグラフィ法により形成された所定の開口パターンを有するマスク１８を形成する。所定の開口パターンは、例えば、チャネル方向が長手方向である楕円形のパターンである。なお、ＲＥＬＡＣＳ（Resolution Enhancement Lithography Assisted by Chemical Shrink）等により、マスク１８の開口パターンの寸法を縮小してもよい。
次に、図１６（ａ）〜（ｃ）に示すように、マスク１８をエッチングマスクとして用いて導電層１３およびバリアメタル９にエッチングを施し、導電層１３をビット線コンタクト１９に加工する。
次に、図１７（ａ）〜（ｃ）に示すように、マスク１８を除去した後、溝１２内の導電層１３が除去された領域に絶縁材料を埋め込み、コンタクト間絶縁層２０を形成する。
このとき、マスク１８が楕円形の開口パターンを有している場合、導電層１３に形成される溝（溝１２内の導電層１３が除去された領域）のパターンの形状はチャネル幅方向に膨らんだ樽型になるため、コンタクト間絶縁層２０のパターンもチャネル幅方向に膨らんだ樽型になる。
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、通常のフォトリソグラフィ法によるパターニングを行った場合であっても、ビット線コンタクトの下部のチャネル幅方向の垂直断面の形状を裾引き形状にし、これに伴う第１の実施の形態と同様の効果を得ることができる。
また、従来のコンタクトホール内に導電材料を埋め込む方法を用いず、導電材料からなる導電層１３をエッチング加工することによりビット線コンタクト８を形成するため、これに伴う第１の実施の形態と同様の効果を得ることができる。
〔第４の実施の形態〕
本発明の第４の実施の形態は、コンタクト間絶縁層中にエアギャップを形成する点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
図１８は、本発明の第４の実施の形態に係る半導体記憶装置の断面図である。図１８の断面は、図２Ｂの断面に対応する。
本実施の形態のコンタクト間絶縁層１６は、エアギャップ２１を内包する。
第１の実施の形態におけるコンタクト間絶縁層１６を形成する工程（図１１参照）において、プラズマＣＶＤ法やＨＤＰ（High Density Plasma）法等の埋め込み性の悪い方法を用いて溝１２内の導電層１３が除去された領域に絶縁材料を埋め込むことにより、コンタクト間絶縁層１６内に意図的にエアギャップ２１を形成することができる。
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、コンタクト間絶縁層１６内に意図的にエアギャップ２１を形成することにより、隣接するビット線コンタクト８間の耐電圧特性を向上させることができる。
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
１ 半導体基板、 ２ 活性領域、 ３ 素子分離領域、 ４ メモリセルトランジスタ、 ５ ソース・ドレイン領域、 ６ａ、６ｂ 選択トランジスタ、 ８、１９ ビット線トランジスタ、 １１ 絶縁層、 １２ 溝、 １３ 導電層、 １６、２０ コンタクト間絶縁層、 １７ シリサイド層、 ２１ エアギャップ

Claims (5)

  1. 素子分離領域により区画された活性領域を有する半導体基板と、
    前記活性領域上に形成され、直列接続されたスタックド・ゲート型の複数のメモリセルトランジスタと、
    前記活性領域上に形成され、前記複数のメモリセルトランジスタの両端に接続された選択トランジスタと、
    前記活性領域中の前記選択トランジスタに属するドレイン領域に接続された、下部の前記複数のメモリセルトランジスタのチャネル幅方向の垂直断面の形状が裾引き形状であるビット線コンタクトと、
    を有する半導体記憶装置。
  2. 前記ドレイン領域の前記ビット線コンタクトが接続される領域を含む前記チャネル幅方向の領域において、前記ドレイン領域の上面の全領域上、および側面の前記素子分離領域の上面よりも上の領域上にシリサイド層が形成された、
    請求項１に記載の半導体記憶装置。
  3. 前記活性領域と前記素子分離領域を介して隣接する他の活性領域上に形成され、直列接続されたスタックド・ゲート型の他の複数のメモリセルトランジスタと、
    前記他の活性領域上に形成され、前記の複数のメモリセルトランジスタの両端に接続された他の選択トランジスタと、
    前記他の活性領域中の前記他の選択トランジスタに属する他のドレイン領域に接続された、下部の前記複数のメモリセルトランジスタのチャネル幅方向の垂直断面の形状が裾引き形状である他のビット線コンタクトと、
    前記選択ゲートと前記他の選択ゲートとの間に形成された、エアギャップを含むコンタクト間絶縁層と、
    をさらに含む請求項１または２に記載の半導体記憶装置。
  4. 半導体基板内の活性領域上に、直列接続されたスタックド・ゲート型の複数のメモリセルトランジスタ、前記活性領域上に形成され、前記複数のメモリセルトランジスタの両端に接続された選択トランジスタ、前記活性領域中の前記選択トランジスタに属するドレイン領域、および前記複数のメモリセルトランジスタと前記選択トランジスタを覆う絶縁層を形成する工程と、
    前記絶縁層の前記ドレイン領域上の領域を含む領域に、前記複数のメモリセルトランジスタのチャネル幅方向が長手方向であるパターンを有する溝を形成する工程と、
    前記溝内に導電材料を埋め込む工程と、
    前記導電材料にエッチングによる加工を施し、前記ドレイン領域上に接続されるビット線コンタクトを形成する工程と、
    前記加工により前記導電材料が除去された前記溝内の領域に絶縁材料を埋め込む工程と、
    を含む半導体記憶装置の製造方法。
  5. 前記導電材料のエッチングによる加工は、側壁パターン転写プロセスを用いて行われる、
    請求項４に記載の半導体記憶装置の製造方法。
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