TWI713978B - 半導體元件及其製造方法 - Google Patents

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Abstract

一種半導體元件的製造方法，包括：在一半導體基底上形成多條快閃記憶體結構，每個所述快閃記憶體結構包括形成於所述半導體基底上的浮置閘極以及形成於所述浮置閘極上的控制閘極；在所述多條快閃記憶體結構之間形成至少一假接觸窗；在所述假接觸窗的表面共形地形成一襯層；在所述半導體基底上全面地形成一內層介電層，以覆蓋所述假接觸窗，並於所述假接觸窗與所述快閃記憶體結構之間形成至少一空氣間隙；平坦化所述內層介電層，直到露出所述假接觸窗的頂部；移除所述假接觸窗，以形成接觸窗開口；以及於所述接觸窗開口內形成導電材料。

Description

半導體元件及其製造方法
本發明是有關於一種半導體元件技術，且特別是有關於一種半導體元件及其製造方法。
快閃記憶體元件由於具有可多次進行資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種非揮發性記憶體元件。
然而，在快閃記憶體元件的積集度不斷提升的情況下，易發生浮置閘極（floating gate）至位元線（bit line，BL）間的接觸串擾現象（contact cross talk），並在FN（Fowler-Nordheim）抹除期間造成嚴重干擾，而造成臨界電壓（threshold voltage，Vth）飄移，此干擾將造成臨界電壓分佈的寬度增加。
另一方面，在相鄰的快閃記憶體結構之間沉積內層介電層（interlayer dielectric，ILD）時易產生空氣間隙，使得在後續沉積形成導電材料時導致位元線至位元線的短路，而影響後續形成的半導體元件的效能。
本發明提供一種半導體元件及其製造方法，其可在避免接觸串擾現象發生的同時避免位元線到位元線短路，進而提升半導體元件的性能。
本發明的半導體元件的製造方法，包括在一半導體基底上形成多條快閃記憶體結構，每個快閃記憶體結構包括形成於半導體基底上的浮置閘極以及形成於浮置閘極上的控制閘極。之後在多條快閃記憶體結構之間形成至少一假接觸窗，並在假接觸窗的表面共形地形成一襯層。然後在半導體基底上全面地形成一內層介電層，以覆蓋假接觸窗，並於假接觸窗與快閃記憶體結構之間形成至少一空氣間隙。平坦化內層介電層，直到露出假接觸窗的頂部，並移除假接觸窗，以形成接觸窗開口，接著於接觸窗開口內形成導電材料。
在本發明的一實施例中，上述假接觸窗的頂部高於快閃記憶體結構的頂部。
在本發明的一實施例中，上述假接觸窗的材料不同於導電材料。
在本發明的一實施例中，上述假接觸窗的材料包括多晶矽，導電材料包括鎢。
在本發明的一實施例中，上述襯層包括四乙氧基矽烷（TEOS）氧化層、Six Ny 層或其組合。
在本發明的一實施例中，平坦化上述內層介電層的步驟包括移除上述假接觸窗的頂部上的襯層。
在本發明的一實施例中，在形成上述假接觸窗之前還可包括在半導體基底上共形地形成一氮化矽層，以覆蓋快閃記憶體結構。
在本發明的一實施例中，移除上述假接觸窗之後還可包括移除接觸窗開口內的氮化矽層。
在本發明的一實施例中，在形成上述導電材料之後還可包括平坦化導電材料，直到露出內層介電層，以形成至少一接觸窗，然後在內層介電層上形成金屬導線，連接所述接觸窗。
本發明的半導體元件，包括：半導體基底、多條快閃記憶體結構、至少一接觸窗、內層介電層、空氣間隙以及襯層。多條快閃記憶體結構形成於半導體基底上，每個快閃記憶體結構包括形成於半導體基底上的浮置閘極以及形成於浮置閘極上的控制閘極。接觸窗形成於多條快閃記憶體結構之間並與半導體基底接觸。內層介電層形成於接觸窗以外的半導體基底上並覆蓋快閃記憶體結構。空氣間隙形成於接觸窗與快閃記憶體結構之間的內層介電層內。襯層位於接觸窗與內層介電層之間以及接觸窗與空氣間隙之間。
在本發明的另一實施例中，上述半導體元件還可包括一氮化矽層位於內層介電層下覆蓋快閃記憶體結構。
在本發明的另一實施例中，上述襯層可延伸至氮化矽層與內層介電層之間。
在本發明的另一實施例中，上述襯層包括TEOS沉積的氧化層、Six Ny 層或其組合。
在本發明的另一實施例中，上述接觸窗為位元線接觸窗。
在本發明的另一實施例中，上述半導體元件為反或閘（NOR）快閃記憶體或反及閘（NAND）快閃記憶體。
基於上述，本發明藉由在半導體元件的多條快閃記憶體結構之間先形成假接觸窗以及在假接觸窗的表面設置襯層，而可避免後續形成導電材料的製程中，導電材料因填入空氣間隙而造成的位元線到位元線短路的情況，就算在相鄰的快閃記憶體結構之間形成較大的空氣間隙，也可有效降低導電材料互相連通的產生。如此一來，由於位於真接觸窗與快閃記憶體結構的空氣間隙相對於內層介電層而言為低介電常數材料（low K material），而可減少寄生電容（parasitic capacitance）及串擾（cross talk）現象的產生。因此，藉由本發明可提升半導體元件的性能與良率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉一些實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，下述說明中相同的元件將以相同之符號標示來說明。另外，關於文中所使用「包括」、「具有」等等用語，均為開放性的用語；也就是指包含但不限於。而且，文中所提到的方向性用語，例如：「上」、「下」等，僅是用以參考圖式的方向。因此，使用的方向性用語是用來說明，而並非用來限制本發明。
圖1至圖10是依照本發明的一實施例的一種半導體元件的製造流程剖面示意圖。在本實施例中的製造流程是以製造NOR快閃記憶體為例。然而，本發明並不限於此；在其他實施例中，所述製造流程也可以是製造NAND快閃記憶體或是其他有相同問題的半導體元件。
請先參照圖1，在一半導體基底100上形成多條快閃記憶體結構110。在本實施例中，半導體基底100可為矽基底或其他適合的半導體基底。在圖1中，僅繪示出四個快閃記憶體結構110。在其他實施例中，可依據設計需求調整快閃記憶體結構的數量，然而本發明不以此為限。
在本實施例中，快閃記憶體結構110例如快閃記憶體結構110a或快閃記憶體結構110b。每個快閃記憶體結構110a包括形成於半導體基底100上的浮置閘極114以及形成於浮置閘極114上的控制閘極118。半導體基底100與浮置閘極114之間例如具有介電層112，浮置閘極114與控制閘極118之間例如具有閘間介電層116。舉例來說，浮置閘極114、控制閘極118的材質為摻雜多晶矽，介電層112的材質為氧化矽，閘間介電層116的材質為氧化矽/氮化矽或氧化矽/氮化矽/氧化矽。在一實施例中，浮置閘極114與控制閘極118的側壁也可以具有間隙壁122。間隙壁122的材質例如是氮化矽。
在圖1中，每個快閃記憶體結構110a的一側還有另一快閃記憶體結構110b。在NOR快閃記憶體中，快閃記憶體結構110b中的浮置閘極是作為輔助閘極120。輔助閘極120的材質例如是摻雜多晶矽。在本實施例中，輔助閘極120與控制閘極118的側壁也可以具有間隙壁122。
在本實施例中，相鄰的快閃記憶體結構110例如是具有相同且對稱的結構（呈鏡像配置）。舉例來說，兩個快閃記憶體結構110b形成於相鄰的快閃記憶體結構110a的相對兩側，然而本發明不以此為限。
接著，在半導體基底100上例如共形地形成一氮化矽層124，以覆蓋多條快閃記憶體結構110。氮化矽層124的形成方法例如是熱氧化法、化學氣相沉積法或原子層沉積法，然而本發明不以此為限。
圖2A與圖2B是圖1的下一道步驟的示意圖。為容易理解，圖2B以虛線表示半導體基底100的主動區102與快閃記憶體結構110的位置。圖2A為圖2B的I-I線段之剖面示意圖。
請參照圖2A與圖2B，在快閃記憶體結構110之間形成至少一假接觸窗200。而且從上視圖（圖2B）可觀察到半導體基底100中設置有元件隔離結構104，以定義出主動區102，其中元件隔離結構104例如是淺溝渠隔離結構，且通常在形成快閃記憶體結構110之前就已經形成在半導體基底100。假接觸窗200例如形成於半導體基底100的主動區102上，以作為後續形成的位元線接觸窗的預定位置。形成假接觸窗200的方法例如是在半導體基底100上利用化學氣相沈積法形成一層多晶矽層（未繪示），以覆蓋氮化矽層124。接著，在多晶矽層上形成一層圖案化罩幕層（未繪示），此圖案化罩幕層例如呈現後續欲形成的假接觸窗的預定圖案。然後，藉由蝕刻製程移除未被圖案化罩幕層覆蓋的多晶矽層後，再移除圖案化罩幕層，即可形成假接觸窗200。在圖2B中，假接觸窗200的上視圖案雖繪示為方形，但本發明不以此為限，還可依據設計需求調整假接觸窗200的圖案形狀。
圖3是圖2A與圖2B的下一道步驟的示意圖。
請參照圖3，在假接觸窗200的表面共形地形成一襯層210，且可延伸於氮化矽層124上。舉例來說，襯層210包括四乙氧基矽烷（tetraethoxysilane，TEOS）氧化層、Six Ny 層或其組合，然而本發明不以此為限。襯層210的形成方法例如化學氣相沉積法。在本實施例中，襯層210的厚度例如是10 nm～20 nm，然而本發明並不以此為限。可依據製程設計需求，適當地調整襯層210的厚度。
圖4是圖3的下一道步驟的示意圖。
請參照圖4，在半導體基底100上全面地形成一內層介電層220，以覆蓋假接觸窗200，並於假接觸窗200與快閃記憶體結構110之間形成至少一空氣間隙230。形成的空氣間隙230的頂部較佳不超過浮置閘極114的頂部114a。如此一來，由於位於後續形成的真的接觸窗與快閃記憶體結構的空氣間隙相對於內層介電層220（例如SiO2 ）而言為低介電常數材料，因此可減少寄生電容及串擾現象的產生。在本實施例中，內層介電層220的材料例如選用具有與假接觸窗200不同蝕刻選擇比的材料。
圖5A與圖5B是圖4的下一道步驟的示意圖。為容易理解，圖5B以虛線表示半導體基底100的主動區102、快閃記憶體結構110與空氣間隙230的位置。
請參照圖5A與圖5B，平坦化內層介電層220，直到露出假接觸窗200的頂部200a，以形成內層介電層240，且前述平坦化步驟可包括移除假接觸窗200的頂部200a上的襯層210。在本實施例中，平坦化內層介電層220的方法例如化學機械研磨法。
舉例來說，若因覆蓋內層介電層220使得相鄰的假接觸窗200之間產生不想要的空氣間隙，再經上述平坦化內層介電層220後暴露出所述空氣間隙，則會造成後續填入導電材料時連接相鄰的接觸窗的狀況，進而產生位元線到位元線短路。然而，假接觸窗200周圍具有襯層210，因此就算導電材料填入所述空氣間隙中，也會因襯層210的存在，而有效避免導電材料連接相鄰的接觸窗的狀況，即避免位元線到位元線短路，進而提升半導體元件的性能與良率。
圖6是圖5A與圖5B的下一道步驟的示意圖。
請參照圖6，移除假接觸窗200，以形成接觸窗開口250。在本實施例中，由於假接觸窗200與內層介電層240之間具有高蝕刻選擇比，所以可將內層介電層240作為硬罩幕層，移除假接觸窗200，並暴露出部份的氮化矽層124。移除假接觸窗200的方法可為非等向性蝕刻，如乾式蝕刻法。
圖7是圖6的下一道步驟的示意圖。
請參照圖7，移除假接觸窗200之後，若先前有氮化矽層124，則可選擇性地移除接觸窗開口250內的氮化矽層124，以暴露出部份的半導體基底100，而形成數個接觸窗開口260。移除氮化矽層124的方法可為非等向性蝕刻，如乾式蝕刻法。
圖8是圖7的下一道步驟的示意圖。
請參照圖8，於接觸窗開口260內形成導電材料270。在本實施例中，導電材料270的材料可與假接觸窗200不同或相同。舉例來說，導電材料270的材料例如為鎢或是其他適合的導電材料，然而本發明不以此為限。導電材料270的形成方法例如化學氣相沉積法、物理氣相沉積法或其組合。
圖9是圖8的下一道步驟的示意圖。
請參照圖9，平坦化導電材料270，直到露出內層介電層240，以形成至少一接觸窗280。在本實施例中，平坦化導電材料270後可改變研磨劑種類，使形成的接觸窗280的頂部280a高於內層介電層240的頂部240a，以確保後續形成的位元線能連接到這些接觸窗280。在其他實施例中，接觸窗280的頂部280a也可以與內層介電層240的頂部240a共面、或是低於內層介電層240的頂部240a，以確保內層介電層240表面無導電材料殘留，然而本發明不以此為限。也就是說，只要平坦化導電材料270後能暴露出接觸窗280的頂部280a即可。在填入導電材料的過程中，即使內層介電層240中有不想要的空氣間隙形成在相鄰的接觸窗280之間，也不會暴露出所述空氣間隙，而可有效避免導電材料連接相鄰的接觸窗的狀況，即避免位元線到位元線短路，進而提升半導體元件的性能與良率。
圖10是圖9的下一道步驟的示意圖。
請參照圖10，在內層介電層240上形成作為位元線的金屬導線290，連接至少一接觸窗280。至此，已大致上完成半導體元件1000（NOR快閃記憶體）的製作。
接下來，將參照圖10說明本發明實施例的半導體元件1000的結構。
請參照圖10，本發明實施例的半導體元件1000包括半導體基底100、多條快閃記憶體結構110、至少一接觸窗280、內層介電層240、空氣間隙230以及襯層210。在本實施例中的半導體元件1000是以NOR快閃記憶體為例。然而，本發明並不限於此；在其他實施例中，半導體元件1000也可以是NAND快閃記憶體或是其他有相同問題的半導體元件。
在本實施例中，多條快閃記憶體結構110形成於半導體基底100上，其中快閃記憶體結構110例如快閃記憶體結構110a或快閃記憶體結構110b。每個快閃記憶體結構110a包括形成於半導體基底上的浮置閘極114以及形成於浮置閘極114上的控制閘極118。舉例來說，半導體基底100與浮置閘極114之間例如具有介電層112，浮置閘極114與控制閘極118之間例如具有閘間介電層116。浮置閘極114與控制閘極118的側壁也可以具有間隙壁122。在一實施例中，每個快閃記憶體結構110b例如形成於快閃記憶體結構110a的一側。在NOR快閃記憶體中，快閃記憶體結構110b中的浮置閘極是作為輔助閘極120。在本實施例中，輔助閘極120與控制閘極118的側壁也可以具有間隙壁122。
在本實施例中，至少一接觸窗280形成於多條快閃記憶體結構110之間並與半導體基底100接觸，接觸窗280例如為位元線接觸窗。內層介電層240形成於接觸窗280以外的半導體基底100上並覆蓋快閃記憶體結構110。在本實施例中，半導體元件1000例如還包括一氮化矽層124位於內層介電層240下，並覆蓋多條快閃記憶體結構110。
在本實施例中，空氣間隙230形成於接觸窗280與快閃記憶體結構110之間的內層介電層240內。舉例來說，空氣間隙230的頂部較佳不超過浮置閘極114的頂部114a。如此一來，由於接觸窗280與鄰近的快閃記憶體結構110a/110b之間存在有空氣間隙230，因此相對於內層介電層240（例如SiO2 ）而言為低介電常數材料的空氣，能減少寄生電容及串擾現象的產生。
在本實施例中，襯層210位於接觸窗280與內層介電層240之間以及接觸窗280與空氣間隙230之間。舉例來說，襯層210可延伸至氮化矽層124與內層介電層240之間，且襯層例如為TEOS氧化層、Six Ny 層或其組合。
在一實施例中，若內層介電層240中在相鄰的接觸窗280之間存在不想要的空氣間隙，例如所述空氣間隙的頂部超過浮置閘極114的頂部114a，則易產生導電材料填入至所述空氣間隙中而連接相鄰的接觸窗的情況，進而產生位元線到位元線短路。然而，接觸窗280周圍具有襯層210，因此就算導電材料填入所述空氣間隙中，也會因襯層210的存在，而有效避免導電材料連接相鄰的接觸窗的狀況，即避免位元線到位元線短路，進而提升半導體元件的性能與良率。
綜上所述，本發明藉由在半導體元件的多條快閃記憶體結構之間先形成假接觸窗以及在假接觸窗的表面設置襯層，而可避免後續形成導電材料的製程中，導電材料因填入空氣間隙而造成的位元線到位元線短路的情況，就算在相鄰的快閃記憶體結構之間形成較大的空氣間隙，也可有效降低導電材料互相連通的產生。由於位於真接觸窗與快閃記憶體結構的空氣間隙相對於內層介電層而言為低介電常數材料，而可減少寄生電容及串擾現象的產生。因此，藉由本發明可提升半導體元件的性能與良率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:半導體基底 102:主動區 104:元件隔離結構 110、110a、110b:快閃記憶體結構 112:介電層 114:浮置閘極 116:閘間介電層 118:控制閘極 120:輔助閘極 122:間隙壁 124:氮化矽層 200:假接觸窗 210:襯層 220、240:內層介電層 230:空氣間隙 114a、200a、240a、280a:頂部 250、260:接觸窗開口 270:導電材料 280:接觸窗 290:金屬導線 1000:半導體元件
圖1、圖2A、圖3、圖4、圖5A、圖6至圖10是依照本發明的一實施例的一種半導體元件的製造流程剖面示意圖。 圖2B是圖2A的上視示意圖。 圖5B是圖5A的上視示意圖。
102:主動區
104:元件隔離結構
110、110a、110b:快閃記憶體結構
200:假接觸窗
210:襯層
230:空氣間隙
240:內層介電層

Claims (15)

  1. 一種半導體元件的製造方法，包括： 在一半導體基底上形成多數條快閃記憶體結構，每個所述快閃記憶體結構包括形成於所述半導體基底上的浮置閘極以及形成於所述浮置閘極上的控制閘極； 在所述多數條快閃記憶體結構之間形成至少一假接觸窗； 在所述假接觸窗的表面共形地形成一襯層； 在所述半導體基底上全面地形成一內層介電層，以覆蓋所述假接觸窗，並於所述假接觸窗與所述快閃記憶體結構之間形成至少一空氣間隙； 平坦化所述內層介電層，直到露出所述假接觸窗的頂部； 移除所述假接觸窗，以形成接觸窗開口；以及 於所述接觸窗開口內形成導電材料。
  2. 如申請專利範圍第1項所述的半導體元件的製造方法，其中所述假接觸窗的所述頂部高於所述快閃記憶體結構的頂部。
  3. 如申請專利範圍第1項所述的半導體元件的製造方法，其中所述假接觸窗的材料不同於所述導電材料。
  4. 如申請專利範圍第1項所述的半導體元件的製造方法，其中所述假接觸窗的材料包括多晶矽，所述導電材料包括鎢。
  5. 如申請專利範圍第1項所述的半導體元件的製造方法，其中所述襯層包括四乙氧基矽烷（TEOS）氧化層、Six Ny 層或其組合。
  6. 如申請專利範圍第1項所述的半導體元件的製造方法，其中平坦化所述內層介電層的步驟包括移除所述假接觸窗的所述頂部上的所述襯層。
  7. 如申請專利範圍第1項所述的半導體元件的製造方法，其中在形成所述假接觸窗之前更包括：在所述半導體基底上共形地形成一氮化矽層，以覆蓋所述多數條快閃記憶體結構。
  8. 如申請專利範圍第7項所述的半導體元件的製造方法，其中移除所述假接觸窗之後更包括：移除所述接觸窗開口內的所述氮化矽層。
  9. 如申請專利範圍第1項所述的半導體元件的製造方法，其中在形成所述導電材料之後更包括： 平坦化所述導電材料，直到露出所述內層介電層，以形成至少一接觸窗；以及 在所述內層介電層上形成金屬導線，連接所述至少一接觸窗。
  10. 一種半導體元件，包括： 半導體基底； 多數條快閃記憶體結構，形成於所述半導體基底上，每個所述快閃記憶體結構包括形成於所述半導體基底上的浮置閘極以及形成於所述浮置閘極上的控制閘極； 至少一接觸窗，形成於所述多數條快閃記憶體結構之間並與所述半導體基底接觸； 內層介電層，形成於所述接觸窗以外的所述半導體基底上並覆蓋所述快閃記憶體結構； 空氣間隙，形成於所述接觸窗與所述快閃記憶體結構之間的所述內層介電層內；以及 襯層，位於所述接觸窗與所述內層介電層之間以及所述接觸窗與所述空氣間隙之間。
  11. 如申請專利範圍第10項所述的半導體元件，更包括一氮化矽層位於所述內層介電層下覆蓋所述多數條快閃記憶體結構。
  12. 如申請專利範圍第11項所述的半導體元件，其中所述襯層延伸至所述氮化矽層與所述內層介電層之間。
  13. 如申請專利範圍第10項所述的半導體元件，其中所述襯層包括TEOS沉積的氧化層、Six Ny 層或其組合。
  14. 如申請專利範圍第10項所述的半導體元件，其中所述接觸窗為位元線接觸窗。
  15. 如申請專利範圍第10項所述的半導體元件，其中所述半導體元件為NOR快閃記憶體或NAND快閃記憶體。
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