TWI653638B - 半導體裝置及其製造方法 - Google Patents

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吳偉成
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Abstract

一種半導體裝置包括非揮發性記憶體。所述非揮發性記憶體包括：第一介電層，安置於基底上；浮置閘極，安置於所述介電層上；控制閘極；以及第二介電層，安置於所述浮置閘極與所述控制閘極之間。所述第二介電層包括氧化矽層、氮化矽層、及由氧化矽層及氮化矽層形成的多層中的一者。所述第一介電層包括：第一介電層的第一部分，形成於所述基底上；以及第一介電層的第二部分，形成於所述第一介電層的第一部分上。所述第一介電層的第二部分包含具有較氮化矽高的介電常數的介電材料。

Description

半導體裝置及其製造方法
本發明是有關於半導體積體電路，更具體而言是有關於包括非揮發性記憶體胞元及周邊電路的半導體裝置、以及其製造製程。
由於半導體行業已向追求更高裝置密度、更高效能、及更低成本的奈米技術製程節點發展，因此在減小接觸電阻(contact resistance)方面及抑制微影操作(lithography operation)數目的增大方面一直存在挑戰。
本發明的實施例的製造包括非揮發性記憶體的半導體裝置的方法包括以下步驟。形成胞元結構，所述胞元結構包括：堆疊結構，包括第一介電層、安置於所述第一介電層之上的第二介電層、安置於所述第二介電層之上的作為浮置閘極的第一多晶矽層、安置於所述第一多晶矽層之上的第三介電層、及安置於所述 第三介電層之上的第二多晶矽層；以及第三多晶矽層，安置於所述堆疊結構的兩側。移除所述第二多晶矽層，藉此形成控制閘極空間。在所述控制閘極空間中形成導電材料。
本發明的實施例的一種製造半導體裝置的方法，所述半導體裝置包括安置於記憶體胞元區域中的非揮發性記憶體及安置於邏輯電路區域中的場效電晶體，所述方法包括以下步驟。在所述記憶體胞元區域中形成所述非揮發性記憶體的胞元結構，所述胞元結構包括：堆疊結構，包括第一介電層、安置於所述第一介電層之上的第二介電層、安置於所述第二介電層之上的作為浮置閘極的第一多晶矽層、安置於所述第一多晶矽層之上的第三介電層、及安置於所述第三介電層之上的第二多晶矽層；以及第三多晶矽層，安置於所述堆疊結構的兩側。在所述邏輯電路區域中形成所述場效電晶體的第一虛設閘極結構，所述第一虛設閘極結構包括：第一閘極介電層，由與所述第二介電層相同的材料製成；以及第一虛設邏輯閘極，由多晶矽製成且安置於所述第一閘極介電層之上。移除所述記憶體胞元區域中的所述第二多晶矽層，藉此形成控制閘極空間，並移除所述第一虛設邏輯閘極的所述多晶矽，藉此形成第一邏輯閘極空間。在所述控制閘極空間及所述第一邏輯閘極空間中分別形成導電材料，其中所述第二介電層及所述第一閘極介電層包含具有較氮化矽高的介電常數的介電材料。
本發明的實施例的包括非揮發性記憶體的半導體裝置包括：第一介電層、浮置閘極、控制閘極以及第二介電層。第一介 電層安置於基底上。浮置閘極安置於所述介電層上。第二介電層安置於所述浮置閘極與所述控制閘極之間，且具有氧化矽層、氮化矽層、及由氧化矽層及氮化矽層形成的多層中的一者。所述第一介電層包括：第一介電層的第一部分，形成於所述基底上；以及第一介電層的第二部分，形成於所述第一介電層的第一部分上且包含具有較氮化矽高的介電常數的介電材料。
10‧‧‧基底
12‧‧‧墊氧化物層
13‧‧‧氮化物層
14、46-1、46-3‧‧‧氧化矽層
15、46-2‧‧‧氮化矽層
20‧‧‧隔離層
21‧‧‧第一介電層
22‧‧‧介面氧化矽層
23‧‧‧第二介電層
30‧‧‧多晶矽層
35‧‧‧第三介電層
40‧‧‧多晶矽層
42、52‧‧‧硬罩幕層
45‧‧‧第一側壁間隔壁
46‧‧‧第二側壁間隔壁
47‧‧‧保護層
48‧‧‧第三側壁間隔壁
49‧‧‧抹除閘極氧化物
50‧‧‧多晶矽層
54‧‧‧覆蓋層
55‧‧‧氮化矽覆蓋層
57‧‧‧第四介電層
60、60’‧‧‧第一罩幕圖案
61、62、63‧‧‧開口
65‧‧‧導電材料
66‧‧‧第二罩幕圖案
67‧‧‧開口
68‧‧‧導電材料
70‧‧‧層間介電層
75‧‧‧接觸插塞
A1、A2、A3‧‧‧區域
CG‧‧‧控制閘極
DCG‧‧‧虛設控制閘極
DG1‧‧‧虛設閘極
DG2‧‧‧虛設閘極
EG‧‧‧抹除閘極
FG‧‧‧浮置閘極
LG‧‧‧邏輯電路區域
LG1、LG2‧‧‧閘極
MC‧‧‧非揮發性記憶體胞元區域
SG‧‧‧選擇閘極
TR‧‧‧過渡區域
結合附圖閱讀以下詳細說明，會最佳地理解本發明。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製且僅用於說明目的。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A至圖1D示出根據本發明一個實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。
圖2A至圖2D示出根據本發明一個實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。
圖3A及圖3B分別示出說明與圖2D所示區域A1及A2對應的堆疊結構(stacked structure)的放大剖視圖。
圖4A至圖4D示出根據本發明一個實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示 例性剖視圖。
圖5A、圖5C、及圖5D示出根據本發明一個實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。圖5B是說明與圖5A所示區域A3對應的堆疊結構的放大剖視圖。
圖6A至圖6C示出根據本發明一個實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。
圖7A至圖7C示出根據本發明一個實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。
圖8A至圖8C示出根據本發明一個實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。
圖9A至圖9C示出根據本發明另一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。
圖10A至圖10B示出根據本發明另一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。
圖11A至圖11C示出根據本發明另一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的 示例性剖視圖。
圖12示出根據本發明另一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。
應理解，以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可相依於製程條件及/或裝置的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可按不同比例任意繪製各種特徵。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。所述裝置可具有其他定向(旋轉90度或處於其他定向)且本 文中所用的空間相對性描述語可同樣相應地進行解釋。另外，用語「由…製成(made of)」可意為「包括(comprising)」或「由…組成(consisting of)」。
在本發明實施例中，一種半導體裝置包括非揮發性記憶體(non-volatile memory，NVM)胞元及例如邏輯電路等周邊電路。周邊電路亦可包括靜態隨機存取記憶體(static random access memory，SRAM)。非揮發性記憶體胞元一般而言需要其中堆疊有多個層(例如，多晶矽層)的堆疊結構，而周邊邏輯電路一般而言包括具有單一多晶矽層的場效電晶體(field effect transistor，FET)。由於存在結構差異，因此當例如在非揮發性記憶體胞元及周邊邏輯電路之上形成層間介電(interlayer dielectric，ILD)層時，所述層間介電層在非揮發性記憶體胞元區域與周邊邏輯電路區域之間存在高度差。此種高度差可能影響對層間介電層進行的化學機械研磨(chemical mechanical polishing，CMP)的效能。
在本發明中，在製作非揮發性記憶體胞元及周邊邏輯電路之前，蝕刻非揮發性記憶體胞元區域中的基底，以在所述非揮發性記憶體胞元區域與所述周邊邏輯電路區域之間形成「台階(step)」。所述台階高度對應於當假若未形成所述台階而是形成層間介電層時的高度差。此外，亦應注意，應避免在所述台階附近放置裝置。
圖1A至圖8C大體示出根據本發明一個實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序 過程的示例性剖視圖。應理解，可在由圖1A至圖8C所示製程之前、期間、及之後提供其他操作，且對於所述方法的其他實施例，可替換或刪去以下所述操作中的某些操作。
如圖1A中所示，在基底10上形成罩幕層，所述罩幕層包括例如墊氧化物層12及在墊氧化物層12上形成的氮化物層13。藉由微影操作而在氮化物層13之上形成光阻圖案以覆蓋周邊邏輯電路區域LG。使用光阻圖案作為蝕刻罩幕，使得在以氮化物層13及墊氧化物層12覆蓋周邊邏輯電路區域LG的同時暴露出非揮發性記憶體胞元區域MC。如圖1A中所示，在非揮發性記憶體胞元區域MC與周邊邏輯電路區域LG之間存在過渡區域TR。
在一個實施例中，基底10為例如雜質濃度介於約1×1015cm-3至約1×1018cm-3範圍內的p型矽基底。在其他實施例中，所述基底為雜質濃度介於約1×1015cm-3至約1×1018cm-3範圍內的n型矽基底。作為另一選擇，所述基底可包括：另一元素半導體，例如鍺；化合物半導體，包括例如SiC及SiGe等IV-IV族化合物半導體、例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP等III-V族化合物半導體；或其組合。在一個實施例中，所述基底為絕緣層上矽(silicon-on-insulator，SOI)基底的矽層。在某些實施例中，墊氧化物層12為熱生長氧化矽(thermally grown silicon oxide)，且氮化物層13為氮化矽。可使用熔爐(furnace)或化學氣相沉積(chemical vapor deposition，CVD)來形成氧化矽及氮化矽。用於 罩幕層的材料並非僅限於氧化矽及氮化矽，且可使用任何其他適用於罩幕層的材料。在某些實施例中，墊氧化物層12的厚度介於約3奈米(nm)至約20奈米範圍內且氮化物層13的厚度介於約20奈米至約200奈米範圍內。
在將所述罩幕層圖案化之後，利用濕式氧化(wet oxidation)將非揮發性記憶體胞元區域MC氧化，藉此形成氧化物層，且接著利用濕式蝕刻(wet etching)來移除所述氧化物層，藉此在非揮發性記憶體胞元區域MC與周邊邏輯電路區域LG之間形成台階。接著，如圖1B中所示，移除氮化物層13及墊氧化物層12。
在某些實施例中，使用墊氧化物層12及氮化物層13作為蝕刻罩幕，蝕刻非揮發性記憶體胞元區域MC中的基底10以形成所述台階。
如圖1C及圖1D中所示，在形成「台階」之後，形成隔離層20(亦被稱作隔離絕緣層或淺溝槽隔離(shallow trench isolation，STI))。為了形成隔離層20，會在基底10上形成包括氧化矽層14及氮化矽層15的罩幕層，並藉由微影操作及蝕刻操作將所述罩幕層圖案化。接著，使用圖案化罩幕層作為蝕刻罩幕，對基底10蝕刻溝槽以形成溝槽。在某些實施例中，所述溝槽的深度介於約100奈米至約1微米(μm)範圍內。
以例如氧化矽等絕緣(介電)材料填充所述溝槽，並接著執行例如化學機械研磨或回蝕製程(etch-back process)等平坦 化操作以移除絕緣材料層的上部部分，藉此形成隔離層20。未被蝕刻且被由例如氧化矽等絕緣材料製成的淺溝槽隔離(STI)環繞或分隔的基底在平面圖中為主動區，在所述主動區之上會形成電晶體或其他半導體裝置。如圖1C及圖1D中所示，可藉由過渡區域TR中的相對大的隔離層20來分隔非揮發性記憶體胞元區域MC及周邊邏輯電路區域LG。當然，在形成隔離層20之後，胞元區域與周邊邏輯電路區域之間的台階會得到維持。
此外，如圖1D中所示，移除包括氧化矽層14及氮化矽層15的罩幕層，並接著執行另一平坦化操作以調整周邊邏輯電路區域LG中的隔離層20的高度。在某一實施例中，不執行此另一平坦化操作。
隨後，如圖2A中所示，在非揮發性記憶體胞元區域MC中在基底10之上形成第一介電層21。第一介電層21被用作用於非揮發性記憶體胞元的穿隧氧化物層且是由氧化矽製成。在某些實施例中，第一介電層21的厚度介於約1奈米至約50奈米範圍內。可藉由熱氧化(thermal oxidation)或化學氣相沉積來形成第一介電層21。
在形成第一介電層21之後，在非揮發性記憶體胞元區域MC及邏輯電路區域LG之上形成第二介電層23。在某些實施例中，在形成第二介電層23之前形成介面氧化矽層22。在此種情形中，可將介面氧化矽層22與第二介電層23的組合稱作第二介電層。在某些實施例中，介面氧化矽層22的厚度介於約1奈米至約 10奈米範圍內。
第二介電層23包括具有較氮化矽高的介電常數的高介電常數介電材料(high-k dielectric material)的一或多個層。通常，高介電常數介電材料的介電常數為10或10以上。在某些實施例中，第二介電層23包含Hf、Y、Ta、Ti、Al、及Zr的一或多種氧化物、或者任何其他適合的介電材料。在某些實施例中，使用HfO2。
可藉由化學氣相沉積來形成第二介電層23。在某些實施例中，第二介電層23的厚度介於約1奈米至約50奈米範圍內。第二介電層23被用作用於邏輯電路區域LG中的邏輯電路的場效電晶體(FET)的閘極介電層。
如圖2B中所示，在形成第二介電層23之後，形成第一多晶矽層30。可藉由化學氣相沉積來形成第一多晶矽層30。在某些實施例中，將第一多晶矽層30的厚度沉積成介於約10奈米至約300奈米範圍內。第一多晶矽層30適當地摻雜有雜質且被用於非揮發性記憶體胞元的浮置閘極。可以非晶矽層來替換多晶矽層30。
在某些實施例中，如圖2C中所示，藉由例如化學機械研磨方法或回蝕方法等平坦化操作來減小所沉積的第一多晶矽層30的厚度。在某些實施例中，在所述平坦化操作之後，第一多晶矽層30的厚度介於約10奈米至約200奈米範圍內。如圖2C中所示，第一多晶矽層30存留於邏輯電路區域LG中。在某些實施例中，在邏輯電路區域LG中完全移除第一多晶矽層30。
如圖2D中所示，在所述平坦化操作之後，在非揮發性記憶體胞元區域MC中形成第三介電層35。在某些實施例中，第三介電層35包括氧化矽層、氮化矽層、及由氧化矽層及氮化矽層形成的多層中具有為約10奈米至100奈米的厚度的一者。可藉由化學氣相沉積及包括微影及乾式蝕刻(dry etching)的圖案化操作來形成第三介電層35。如圖2D中所示，不在邏輯電路區域LG中形成第三介電層35。
圖3A及圖3B分別示出說明與圖2D所示區域A1及A2對應的堆疊結構的示例性剖視圖。
如圖3A中所示，在製造製程的此階段處，在非揮發性記憶體胞元區域MC中，在基底10上堆疊第三介電層(介電膜)35、第一多晶矽層30、第二介電層(高介電常數介電層)23、介面氧化矽層22、及第一介電層(穿隧氧化矽層)21。在實際裝置中，由於其是由相同材料形成，因此無法觀察到介面氧化矽層22與第一介電層(穿隧氧化矽層)21之間的介面。如圖3B中所示，在邏輯電路區域LG中，在基底10上堆疊第一多晶矽層30、第二介電層(高介電常數介電層)23、及介面氧化矽層22。
如圖4A中所示，在圖2D之後，在非揮發性記憶體胞元區域MC及邏輯電路區域LG之上形成第二多晶矽層40。在某些實施例中，可藉由化學氣相沉積來形成第二多晶矽層40，且第二多晶矽層40的厚度介於約10奈米至約100奈米範圍內。
此外，如圖4B中所示，在第二多晶矽層40上形成硬罩 幕層42。在某些實施例中，硬罩幕層42是由藉由化學氣相沉積而形成的氧化矽製成，且硬罩幕層42的厚度介於約10奈米至約200奈米範圍內。
如圖4C中所示，使用包括微影及蝕刻的圖案化操作，將硬罩幕層42圖案化，並使用圖案化硬罩幕層作為蝕刻罩幕，將第二多晶矽層40圖案化。
在非揮發性記憶體胞元區域MC中，對第二多晶矽層40進行的蝕刻實質上在第三介電層35處終止，而在邏輯電路區域LG中，對第二多晶矽層40進行的蝕刻亦會蝕刻第二介電層(高介電常數介電層)23並在介面氧化矽層22處終止。藉由此蝕刻操作，會在非揮發性記憶體胞元區域MC中形成由第二多晶矽層40形成的虛設控制閘極DCG，且會在邏輯電路區域LG中形成均是由第二多晶矽層40形成的第一虛設閘極DG1及第二虛設閘極DG2。在此揭露內容中，「虛設(dummy)」一般意指隨後被移除或被另一材料替換的層或結構、或意指不作為主動電路的一部分發揮作用的層或結構。然而，即便未被稱作為虛設的，然而某些層仍可隨後被另一層/材料替換。
如圖4D中所示，在對第二多晶矽層40進行的圖案化操作之後，在非揮發性記憶體胞元區域MC與邏輯電路區域LG二者中在圖案化第二多晶矽層的兩側上形成第一側壁間隔壁45。
在某些實施例中，第一側壁間隔壁45是由氧化矽製成。例如藉由化學氣相沉積而在整個基底之上形成氧化矽的毯覆層 (blanket layer)並接著執行非等向性蝕刻(anisotropic etching)，藉此形成第一側壁間隔壁45。在某些實施例中，第一側壁間隔壁45的厚度介於約1奈米至約20奈米範圍內。
此外，如圖5A中所示，在形成第一側壁間隔壁45之後，在所述第一側壁間隔壁之上形成第二側壁間隔壁46。在某些實施例中，如圖5B中所示，第二側壁間隔壁46包括以兩個氧化矽層46-1及46-3夾持氮化矽層46-2的ONO膜，圖5B是與圖5A所示區域A3對應的放大剖視圖。在某些實施例中，氧化矽層46-1的厚度、氮化矽層46-2的厚度、及氧化矽層46-3的厚度分別介於約1奈米至20奈米範圍內、約1奈米至30奈米範圍內、及約1奈米至約20奈米範圍內。在某些實施例中，第二側壁間隔壁46是氮化矽的或氮氧化矽的單層。
如圖5C中所示，在形成第二側壁間隔壁46之後，在以保護層47覆蓋邏輯電路區域LG的同時利用乾式蝕刻操作將第三介電層35及第一多晶矽層30圖案化。對第一多晶矽層進行的蝕刻亦會移除第二介電層23並在介面氧化矽層22處終止。保護層47可為光阻層，且在蝕刻第一多晶矽層30之後，移除保護層47。
此外，如圖5D中所示，形成第三側壁間隔壁48，並形成抹除閘極氧化物49。第三側壁間隔壁48是由介電材料的一或多個層製成。在一個實施例中，第三側壁間隔壁48是由氮化矽製成。抹除閘極氧化物49是由氧化矽製成。在某些實施例中，形成氧化矽層並接著將所述氧化矽層圖案化以自抹除閘極區域移除所述氧 化矽層，並且接著執行濕式氧化，藉此形成抹除閘極氧化物49。在製造製程的此階段處，在非揮發性記憶體胞元區域MC中，第一介電層21、介面氧化矽層22、第二介電層23、作為浮置閘極(FG)的第一多晶矽層30、第三介電層35、第二多晶矽層40、及硬罩幕層42構成具有側壁間隔壁的堆疊結構。在邏輯電路區域LG中，介面氧化矽層22、第二介電層23、作為虛設層的第一多晶矽層30、作為另一虛設層的第二多晶矽層40、及具有側壁間隔壁的硬罩幕層42構成第一閘極堆疊及第二閘極堆疊。在某些實施例中，若在前述蝕刻期間蝕刻了第一介電層21、介面氧化矽層22、及第二介電層23，則為選擇閘極(select gate)的閘極介電層形成新介電層。
接著，如圖6A中所示，在非揮發性記憶體胞元區域MC中，在各堆疊結構之間形成抹除閘極EG並在所述堆疊結構的未形成有所述抹除閘極的各個側處形成選擇閘極SG。在非揮發性記憶體胞元區域MC及邏輯電路區域LG之上形成第三多晶矽層50，並在所述第三多晶矽層上形成硬罩幕層52。接著，如圖6A中所示，執行圖案化操作以形成抹除閘極EG及選擇閘極(字元線)SG。在邏輯電路區域LG中，可在第一閘極堆疊的及第二閘極堆疊的各個側上形成相似的結構。在某些實施例中，用於抹除閘極EG及選擇閘極SG的第三多晶矽層50的厚度介於約40奈米至約200奈米範圍內。在某些實施例中，硬罩幕層52是由氧化矽、氮化矽、及氮氧化矽的一或多個層製成，且具有為約20奈米至100奈米的厚 度。
隨後，在以覆蓋層54保護非揮發性記憶體胞元區域MC的同時，在邏輯電路區域LG中移除硬罩幕層52及第三多晶矽層50。在某些實施例中，覆蓋層54為光阻層。
如圖6C中所示，在邏輯電路區域LG中移除硬罩幕層52及第三多晶矽層50之後，在非揮發性記憶體胞元區域MC及邏輯電路區域LG之上形成氮化矽覆蓋層55，且進一步在氮化矽覆蓋層55上形成第四介電層57。
在某些實施例中，可藉由化學氣相沉積來形成氮化矽覆蓋層55，且氮化矽覆蓋層55具有為約1奈米至約50奈米的厚度。第四介電層57包括SiO2、SiN、SiOC、SiCN、SiOCN、SiON或任何其他適合的介電材料的一或多個層，且可藉由化學氣相沉積來形成第四介電層57。第四介電層57的厚度介於約50奈米至約1000奈米範圍內，以使得位於非揮發性記憶體胞元區域MC及邏輯電路區域LG上的各結構完全嵌置於第四介電層57中。
在形成第四介電層57之後，如圖7A中所示，藉由化學機械研磨來將非揮發性記憶體胞元區域MC中的第四介電層及非揮發性記憶體胞元區域MC中的堆疊結構的上部部分以及邏輯電路區域LG中的閘極堆疊平坦化。如圖7A中所示，藉由使用化學機械研磨的平坦化操作，會暴露出均由第三多晶矽層50製成的抹除閘極EG及選擇閘極SG的上部部分、由第二多晶矽層40製成的虛設控制閘極DCG的上部部分、及由第二多晶矽層40製成的 虛設閘極DG1、DG2的上部部分。
接下來，如圖7B中所示，形成第一罩幕圖案60，以使得自第一罩幕圖案60暴露出虛設控制閘極DCG的上部部分及虛設閘極DG2的上部部分。第一罩幕圖案60在某些實施例中是由光阻製成，且在其他實施例中是由氮化矽、氧化鋁、或過渡金屬氮化物製成。接著，如圖7B中所示，移除虛設控制閘極DCG的第二多晶矽層40以及虛設閘極DG2的第二多晶矽層40及第一多晶矽層30，以分別形成開口61及63。
如圖7C中所示，在形成開口61及63之後，以第一導電材料65的一或多個層填充所述開口。在某些實施例中，第一導電材料65包括功函數調整層(work function adjustment layer)及主體金屬層(body metal layer)。
在本發明中，虛設閘極DG1用於p通道場效電晶體及n通道場效電晶體中的任一者，且虛設閘極DG2用於p通道場效電晶體及n通道場效電晶體中的另一者。對於n通道場效電晶體，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi、TaSi或任何其他適合的導電材料中的一或多者作為功函數調整層，且對於p通道場效電晶體，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC、Co或任何其他適合的導電材料中的一或多者作為功函數調整層。在此實施例中，用於p通道場效電晶體的功函數調整層與用於n通道場效電晶體的功函數調整層彼此不同。用於p通道場效電晶體的主體金屬層與用於n通道場效電晶體的主體金屬層可相同或 不同，且所述主體金屬層包含Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi及任何其他適合的導電材料中的一或多者。
在本發明的一個實施例中，虛設閘極DG2用於p通道場效電晶體。因此，用於控制閘極CG的第一導電材料65的結構與p通道場效電晶體的閘極LG2的結構相同。
可藉由以下方式來形成導電材料(導電材料層)65：沉積厚的導電材料層；以及執行例如化學機械研磨等平坦化操作以移除在第一罩幕圖案60的上表面上沉積的導電材料層。在所述化學機械研磨期間亦會移除第一罩幕圖案60。
接著，如圖8A中所示，形成第二罩幕圖案66，以使得自第二罩幕圖案66暴露出虛設閘極DG1的上部部分。第二罩幕圖案66在某些實施例中是由光阻製成，且在其他實施例中是由氮化矽、氧化鋁、或過渡金屬氮化物製成。接著，如圖8B中所示，移除虛設閘極DG1的第二多晶矽層40及第一多晶矽層30以形成開口67。接著，與圖7C所示操作相似，在開口67中形成第二導電材料(第二導電材料層)68以形成用於n通道場效電晶體的金屬閘極LG1。
隨後，如圖8C中所示，在圖8B中所示結構之上形成層間介電(ILD)層70，並形成接觸插塞75。層間介電層70包括矽系絕緣材料(例如，藉由化學氣相沉積而形成的SiO2、SiN、SiOC、SiCN、SiOCN、SiON或任何其他適合的介電材料)的一或多個層。 在某些實施例中，層間介電層70的厚度介於約100奈米至約1000奈米範圍內。接觸插塞75是由包含Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi及任何其他適合的導電材料中的一或多者的導電材料製成。儘管圖8C中未示出，亦會在控制閘極上安置接觸插塞75。
圖9A至圖9C及圖10A至圖10B示出根據本發明另一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。在以下實施例中可採用與結合圖1A至圖8C所述的前述實施例相似或相同的配置、結構、材料、製程、及/或操作，且可不再對其予以贅述。在以下實施例中，由多晶矽層50形成的抹除閘極EG及選擇閘極SG為虛設閘極。
如圖9A中所示，在形成圖7A所示結構之後，形成第一罩幕圖案60’，以使得自第一罩幕圖案60’暴露出虛設控制閘極DCG的上部部分、抹除閘極EG的上部部分、及選擇閘極SG的上部部分、以及虛設閘極DG2的上部部分。接著，如圖9A中所示，移除抹除閘極EG的及選擇閘極SG的第三多晶矽層50、虛設控制閘極DCG的第二多晶矽層40、以及虛設閘極DG2的第二多晶矽層40及第一多晶矽層30，以分別形成開口62、61及63。
如圖9B中所示，在形成開口62、61及63之後，以第一導電材料65的一或多個層填充所述開口，以形成金屬抹除閘極EG、金屬選擇閘極SG、金屬控制閘極CG、及金屬閘極LG2。在某些實施例中，第一導電材料65包括功函數調整層及主體金屬層。
接著，與圖8A相似，如圖9C中所示，形成第二罩幕圖案66，以使得自第二罩幕圖案66暴露出虛設閘極DG1的上部部分，並移除虛設閘極DG1的第二多晶矽層40及第一多晶矽層30，以形成開口67。接著，與圖7C或圖9B所示操作相似，如圖10A中所示，在開口67中形成第二導電材料(導電材料層)68以形成用於n通道場效電晶體的金屬閘極LG1。
隨後，與圖8C相似，如圖10B中所示，在圖10A中所示結構之上形成層間介電(ILD)層70，並形成接觸插塞75。
圖11A至圖11C及圖12示出根據本發明另一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的過程的示例性剖視圖。在以下實施例中可採用與結合圖1A至圖10B所述的前述實施例相似或相同的配置、結構、材料、製程、及/或操作，且可不再對其予以贅述。在以下實施例中，由多晶矽層50形成的抹除閘極EG及選擇閘極SG的上部部分均為欲被金屬材料替換的虛設圖案。
如圖11A中所示，在形成圖7A所示結構之後，形成第一罩幕圖案60’，以使得自第一罩幕圖案60’暴露出虛設控制閘極DCG的上部部分、抹除閘極EG的上部部分、及選擇閘極SG的上部部分、以及虛設閘極DG2的上部部分。接著，如圖11A中所示，移除抹除閘極EG的及選擇閘極SG的第三多晶矽層50、虛設控制閘極DCG的第二多晶矽層40、以及虛設閘極DG2的第二多晶矽層40及第一多晶矽層30，以分別形成開口62、61及63。
與圖9A中所示前述實施例不同，如圖11A中所示，僅部分地移除抹除閘極EG的及選擇閘極SG的第三多晶矽層50，且第三多晶矽層50會存留於開口62的底部處。由於第三多晶矽層50的厚度較用於虛設控制閘極DCG的第二多晶矽層40的厚度以及用於虛設閘極DG2的第二多晶矽層40及第一多晶矽層30的厚度大得多，因此當藉由蝕刻而完全移除第二多晶矽層及第一多晶矽層時，第三多晶矽層50會存留於開口62的底部處。
接著，如圖11B中所示，藉由與結合圖7C及/或圖9B所述操作相似的操作，以第一導電材料65來形成金屬抹除閘極EG、金屬選擇閘極SG、金屬控制閘極CG、及用於p通道場效電晶體的金屬閘極LG2。隨後，如圖11C中所示，藉由與結合圖8A至圖8B及/或圖10A至圖10B所述操作相似的操作，以第二導電材料68形成用於n通道場效電晶體的金屬閘極LG1，並形成層間介電層70及接觸插塞75。
圖12示出根據本發明另一實施例的說明製造包括非揮發性記憶體胞元及周邊邏輯電路的半導體裝置的順序過程的示例性剖視圖。在以下實施例中可採用與結合圖1A至圖11C所述的前述實施例相似或相同的配置、結構、材料、製程、及/或操作，且可不再對其予以贅述。
在此實施例中，不以金屬材料來替換用於控制閘極的多晶矽層40以及用於抹除閘極及選擇閘極的多晶矽層50。因此，虛設控制閘極為實際控制閘極。如圖12中所示，非揮發性記憶體胞 元的閘極皆是由多晶矽製成(對於每一閘極均適當摻雜多晶矽)且不包含用於邏輯電路區域中的場效電晶體的金屬材料。
在前述實施例中，非揮發性記憶體(NVM)胞元包括：第一介電層(穿隧氧化物層)21，安置於基底10上，在第一介電層(穿隧氧化物層)21上形成有第二介電層(高介電常數介電層)23；浮置閘極FG，由第一多晶矽層30製成且安置於第二介電層(高介電常數介電層)23之上；控制閘極CG，由導電材料65(或第二多晶矽層40)製成；以及第三介電層35，安置於浮置閘極FG與控制閘極CG之間。此外，可在第一介電層(穿隧氧化物層)21與第二介電層(高介電常數介電層)23之間形成介面氧化矽層22。
在邏輯電路區域LG中，用於場效電晶體的閘極結構包括：介面氧化矽層22，形成於基底10上；第二介電層(高介電常數介電層)23，形成於介面氧化矽層22上；以及導電材料(導電材料層)65、68，形成於第二介電層(高介電常數介電層)23之上。
此外，在前述實施例中，閘極LG1用於n通道場效電晶體且閘極LG2用於p通道場效電晶體。在某些實施例中，閘極LG1用於p通道場效電晶體且閘極LG2用於n通道場效電晶體。在此種情形中，對各非揮發性記憶體胞元的閘極與n通道場效電晶體的閘極使用相同的導電材料(導電材料層)65。換言之，用於非揮發性記憶體胞元的金屬閘極具有與邏輯電路區域LG中的p通道場效電晶體或n通道場效電晶體中的任一者相同的導電金屬結構。
應理解，本文中未必論述所有優點，對於所有實施例或實例而言並不需要特定優點，且其他實施例或實例可提供不同優點。
根據本發明的某些實施例，由於非揮發性記憶體胞元的控制閘極是由金屬材料製成，因此所述控制閘極的電阻可得到減小。此外，根據本發明的某些實施例，由於非揮發性記憶體胞元的抹除閘極及選擇閘極是由金屬材料製成，因此該些閘極的電阻及所述閘極與接觸插塞之間的接觸電阻可得到減小。此外，由於同時對非揮發性記憶體胞元區域及邏輯電路區域執行閘極替換製程(gate replacement process)，因此可最小化微影操作數目的增加。另外，可避免在過渡區域處放置虛設結構以補償非揮發性記憶體胞元區域與邏輯電路區域之間的高度差。
根據本發明的一個態樣，在一種製造包括非揮發性記憶體的半導體裝置的方法中，形成胞元結構。所述胞元結構包括：堆疊結構，包括第一介電層、安置於所述第一介電層之上的第二介電層、安置於所述第二介電層之上的作為浮置閘極的第一多晶矽層、安置於所述第一多晶矽層之上的第三介電層、及安置於所述第三介電層之上的第二多晶矽層。所述胞元結構更包括第三多晶矽層，所述第三多晶矽層安置於所述堆疊結構的兩側。移除所述第二多晶矽層，藉此形成控制閘極空間。在所述控制閘極空間中形成導電材料。
根據本發明的另一態樣，在一種製造包括安置於記憶體 胞元區域中的非揮發性記憶體及安置於邏輯電路區域中的場效電晶體的半導體裝置的方法中，在所述記憶體胞元區域中形成所述非揮發性記憶體的胞元結構。所述胞元結構包括：堆疊結構，包括第一介電層、安置於所述第一介電層之上的第二介電層、安置於所述第二介電層之上的作為浮置閘極的第一多晶矽層、安置於所述第一多晶矽層之上的第三介電層、及安置於所述第三介電層之上的第二多晶矽層。所述胞元結構更包括第三多晶矽層，所述第三多晶矽層安置於所述堆疊結構的兩側。在所述邏輯電路區域中形成所述場效電晶體的第一虛設閘極結構。所述第一虛設閘極結構包括：第一閘極介電層，由與所述第二介電層相同的材料製成；以及第一虛設邏輯閘極，由多晶矽製成且安置於所述第一閘極介電層之上。移除所述記憶體胞元區域中的所述第二多晶矽層，藉此形成控制閘極空間，並移除所述第一虛設邏輯閘極的所述多晶矽，藉此形成第一邏輯閘極空間。在所述控制閘極空間及所述第一邏輯閘極空間中分別形成導電材料。所述第二介電層及所述第一閘極介電層包含具有較氮化矽高的介電常數的介電材料。
根據本發明的另一態樣，一種半導體裝置包括非揮發性記憶體。所述非揮發性記憶體包括：第一介電層，安置於基底上；浮置閘極，安置於所述介電層上；控制閘極；以及第二介電層，安置於所述浮置閘極與所述控制閘極之間。所述第二介電層包括氧化矽層、氮化矽層、及由氧化矽層及氮化矽層形成的多層中的 一者。所述第一介電層包括：第一介電層的第一部分，形成於所述基底上；以及第一介電層的第二部分，形成於所述第一介電層的第一部分上。所述第一介電層的第二部分包含具有較氮化矽高的介電常數的介電材料。
根據本發明的一些實施例，以上概述了若干實施例或實例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例或實例相同的目的及/或達成與本文中所介紹的實施例或實例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。

Claims (9)

  1. 一種製造包括非揮發性記憶體的半導體裝置的方法，所述方法包括：形成胞元結構，所述胞元結構包括：堆疊結構，包括第一介電層、安置於所述第一介電層之上的第二介電層、安置於所述第二介電層之上的作為浮置閘極的第一多晶矽層、安置於所述第一多晶矽層之上的第三介電層、及安置於所述第三介電層之上的第二多晶矽層；以及第三多晶矽層，安置於所述堆疊結構的兩側；移除所述第二多晶矽層，藉此形成控制閘極空間；以及在所述控制閘極空間中形成導電材料，其中當所述第二多晶矽層被移除時，所述第三多晶矽層亦被至少部分地移除，藉此形成選擇閘極空間及抹除閘極空間，且所述導電材料亦形成於所述選擇閘極空間及所述抹除閘極空間中。
  2. 如申請專利範圍第1項所述的方法，其中所述形成所述胞元結構包括：在基底之上形成用於所述第一介電層的第一介電膜；在所述第一介電膜之上形成用於所述第二介電層的第二介電膜；在所述第二介電膜之上形成用於所述第一多晶矽層的第一多晶矽膜；在所述第一多晶矽膜之上形成用於所述第三介電層的第三介電膜；在所述第三介電膜之上形成用於所述第二多晶矽層的第二多晶矽膜；將所述第二多晶矽膜圖案化，藉此形成所述第二多晶矽層；在將所述第二多晶矽層圖案化之後，將所述第三介電膜、所述第一多晶矽膜及所述第二介電膜圖案化，藉此形成所述堆疊結構；在所述堆疊結構的兩側形成用於所述第三多晶矽層的第三多晶矽膜；以及對所述堆疊結構及所述第三多晶矽膜執行平坦化操作，藉此形成所述第三多晶矽層。
  3. 如申請專利範圍第2項所述的方法，更包括：在將所述第二多晶矽層圖案化之後且在將所述第三介電膜、所述第一多晶矽膜及所述第二介電膜圖案化之前，在所述圖案化第二多晶矽層的相對兩側上形成第一側壁間隔壁。
  4. 如申請專利範圍第3項所述的方法，更包括：在形成所述第一側壁間隔壁之後且在將所述第三介電膜、所述第一多晶矽膜及所述第二介電膜圖案化之前，在所述第一側壁間隔壁之上形成第二側壁間隔壁。
  5. 如申請專利範圍第4項所述的方法，其中所述第二側壁間隔壁包括以兩個氧化矽層夾持氮化矽層的ONO膜。
  6. 如申請專利範圍第4項所述的方法，更包括：在將所述第三介電膜、所述第一多晶矽膜及所述第二介電膜圖案化之後，在所述堆疊結構的相對兩側上形成第三側壁間隔壁。
  7. 如申請專利範圍第1項所述的方法，其中所述第二介電層包括具有較氮化矽高的介電常數的介電材料。
  8. 一種製造半導體裝置的方法，所述半導體裝置包括安置於記憶體胞元區域中的非揮發性記憶體及安置於邏輯電路區域中的場效電晶體，所述方法包括：在所述記憶體胞元區域中形成所述非揮發性記憶體的胞元結構，所述胞元結構包括：堆疊結構，包括第一介電層、安置於所述第一介電層之上的第二介電層、安置於所述第二介電層之上的作為浮置閘極的第一多晶矽層、安置於所述第一多晶矽層之上的第三介電層、及安置於所述第三介電層之上的第二多晶矽層；第三多晶矽層，安置於所述堆疊結構的兩側；以及第一側壁間隔壁，安置於所述第三介電層的上表面之上且未覆蓋所述第三介電層的相對兩側；在所述邏輯電路區域中形成所述場效電晶體的第一虛設閘極結構，所述第一虛設閘極結構包括：第一閘極介電層，由與所述第二介電層相同的材料製成；以及第一虛設邏輯閘極，由多晶矽製成且安置於所述第一閘極介電層之上；移除所述記憶體胞元區域中的所述第二多晶矽層，藉此形成控制閘極空間，並移除所述第一虛設邏輯閘極的所述多晶矽，藉此形成第一邏輯閘極空間；以及在所述控制閘極空間及所述第一邏輯閘極空間中分別形成導電材料，其中所述第二介電層及所述第一閘極介電層包含具有較氮化矽高的介電常數的介電材料。
  9. 一種包括非揮發性記憶體的半導體裝置，所述非揮發性記憶體包括：第一介電層，安置於基底上；浮置閘極，安置於所述介電層上；控制閘極；第二介電層，安置於所述浮置閘極與所述控制閘極之間，且具有氧化矽層、氮化矽層、及由氧化矽層及氮化矽層形成的多層中的一者；以及第一側壁間隔壁，安置於所述第二介電層的上表面之上且未覆蓋所述第二介電層的相對兩側；，其中所述第一介電層包括：第一介電層的第一部分，形成於所述基底上；以及第一介電層的第二部分，形成於所述第一介電層的第一部分上且包含具有較氮化矽高的介電常數的介電材料。
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