CN111599813B - 一种半导体结构及其制造方法 - Google Patents

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Abstract

本发明提出一种半导体结构的制造方法，包括：提供一衬底，所述衬底包括第一区域和第二区域；形成第一多晶硅层于所述衬底上，所述第一多晶硅层覆盖所述第一区域和所述第二区域；形成层叠结构于所述第一多晶硅层上；形成保护层于所述层叠结构上；形成图案化的光阻层于所述保护层上，所述图案化的光阻层暴露出所述第二区域上的所述保护层；移除所述第二区域上的所述保护层及所述层叠结构，以暴露出所述第二区域上的所述第一多晶硅层；移除所述图案化的光阻层；形成第二多晶硅层于所述第一区域上的所述保护层及所述第二区域上的所述第一多晶硅层上。本发明提出的半导体结构的制造方法可以保证层叠结构的完整性，提高半导体器件的稳定性。

Description

一种半导体结构及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
随着市场对FLASH存储器件集成度要求的不断提高，传统FLASH器件数据存储的可靠性与器件的工作速度、功耗、尺寸等方面的矛盾日益凸现。SONOS存储器具有单元尺寸小、操作电压低、与CMOS工艺兼容等特点，SONOS技术的不断改进将推动半导体存储器向微型化、高性能、大容量、低成本等方向发展。
可靠性作为半导体器件的一个重要指标，在器件的稳定、可靠运行中起着关键作用。在自对准(Self-Align)SONOS存储器中，SONOS是Silicon-Oxide-Nitride-Oxide-Silicon即硅-氧化层-氮化层-氧化层-硅的缩写，ONO为Oxide-Nitride-Oxide即氧化层-氮化层-氧化层的缩写，SONOS存储器中通过ONO层存储信息，所以ONO层的稳定性对器件的稳定性很重要，而现有制造ONO栅极结构的方法容易使ONO层厚度受到影响，从而影响存储器件的稳定性。
发明内容
鉴于上述现有技术的缺陷，本发明提出一种半导体结构的制造方法，通过该制造方法可以保护ONO层的厚度不受到影响，以提高器件的稳定性。
为实现上述目的及其他目的，本发明提出一种半导体结构的制造方法，包括：
提供一衬底，所述衬底包括第一区域和第二区域；
形成第一多晶硅层于所述衬底上，所述第一多晶硅层覆盖所述第一区域和所述第二区域；
形成层叠结构于所述第一多晶硅层上；
形成保护层于所述层叠结构上；
形成图案化的光阻层于所述保护层上，所述图案化的光阻层暴露出所述第二区域上的所述保护层；
移除所述第二区域上的所述保护层及所述层叠结构，以暴露出所述第二区域上的所述第一多晶硅层；
移除所述图案化的光阻层；
形成第二多晶硅层于所述第一区域上的所述保护层及所述第二区域上的所述第一多晶硅层上。
进一步地，所述保护层为多晶硅保护层。
进一步地，移除所述图案的化光阻层之后，形成所述第二多晶硅层之前，还包括用于还原自然氧化层还原步骤，其中，所述自然氧化层形成于所述第一区域上的所述保护层及所述第二区域上的所述第一多晶硅层上。
进一步地，所述第一区域为存储区，所述第二区域为运算区。
进一步地，所述层叠结构依次包括第一氧化层，氮化层和第二氧化层。
进一步地，所述保护层位于所述第二氧化层上。
进一步地，所述保护层的厚度小于所述第一多晶硅层的厚度，所述保护层的厚度在5-10nm。
进一步地，形成所述第一多晶硅层之前，还包括形成栅氧化层于所述衬底上，所述栅氧化层覆盖所述第一区域和所述第二区域。
进一步地，形成所述栅氧化层之前，还包括形成浅沟槽隔离结构于所述衬底中，所述浅沟槽隔离结构用于隔离所述第一区域和所述第二区域。
进一步地，本发明还提出一种半导体结构，包括：
衬底，所述衬底包括第一区域和第二区域；
隔离结构，位于所述衬底中，用于隔离所述第一区域和所述第二区域；
栅氧化层，位于所述衬底上，且覆盖所述第一区域和所述第二区域；
第一多晶硅层，位于所述栅氧化层上；
层叠结构，位于所述第一区域上的所述第一多晶硅层上；
保护层，位于所述层叠结构上；
第二多晶硅层，位于所述保护层及所述第二区域上的所述第一多晶硅层上。
综上所述，本发明提出一种半导体结构的制造方法，该制造方法可以适用于需要两次或多次沉积多晶硅层的半导体结构，通过该层叠结构上形成一保护层，该保护层可以保护层叠结构内的第二氧化层在还原步骤中不受到影响，如果层叠结构上没有保护层，在还原步骤中层叠结构内的第二氧化层也会被还原，由此减少了第二氧化层的厚度，也就是减少了层叠结构的厚度，因此在层叠结构上形成的保护层可以保证层叠结构的厚度不受到影响，从而提高存储器件的稳定性。
附图说明
图1：本实施例提出的半导体结构的制造方法流程图。
图2：步骤S1对应的结构示意图。
图3：步骤S2对应的结构示意图。
图4：步骤S3对应的结构示意图。
图5：步骤S4对应的结构示意图。
图6：层叠结构的简要示意图。
图7：步骤S5对应的结构示意图。
图8：步骤S6对应的结构示意图。
图9：步骤S7对应的结构示意图。
图10：形成自然氧化层的结构示意图。
图11：步骤S8对应的结构示意图。
符号说明
10 中间半导体结构 1051 第一氧化层
100 半导体结构 1052 氮化层
100a 第一区域 1053 第二氧化层
100b 第二区域 106 保护层
101 衬底 106a 图案化的光阻层
102 浅沟槽隔离结构 107 自然氧化层
103 栅氧化层 108 第二多晶硅层
104 第一多晶硅层
105 层叠结构
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提出一种半导体结构的制造方法，该制造方法适用于制造各种存储器，例如非挥发性存储器，可程式只读存储器，可擦拭可程式只读存储器及闪存存储器。闪存储器件可例如用作非易失性存储器件，非易失性存储器件可例如用于计算机，移动通信终端，记忆卡等。本发明提出的半导体结构的该制造方法适用于制造包括双层多晶硅层的存储器，也适用于制造三层或更多层多晶硅层的存储器。
如图1所示，本实施例提出一种半导体结构的制造方法，包括：
S1：提供一衬底，所述衬底包括第一区域和第二区域；
S2：形成栅氧化层于所述衬底上，所述栅氧化层覆盖所述第一区域和所述第二区域；
S3：形成第一多晶硅层于所述栅氧化层上，所述第一多晶硅层覆盖所述第一区域和所述第二区域；
S4：形成层叠结构于所述第一多晶硅层上；
S5：形成保护层于所述层叠结构上；
S6：形成图案化的光阻层于所述保护层上，所述图案化的光阻层暴露出所述第二区域上的所述保护层；
S7：移除所述第二区域上的所述保护层及所述层叠结构，以暴露出所述第二区域上的所述第一多晶硅层；
S8：形成第二多晶硅层于所述第一区域上的所述保护层及所述第二区域上的所述第一多晶硅层上。
如图2所示，在步骤S1中，首先提供一衬底101，该衬底101内至少包括一个浅沟槽隔离结构102，通过该浅沟槽隔离结构102可以将该衬底101分成第一区域100a和第二区域100b，也就是说第一区域100a和第二区域100b分别位于浅沟槽隔离结构102的两侧。本实施例中，将浅沟槽隔离结构102左侧的区域定义为第一区域100a，将浅沟槽隔离结构102右侧的区域定义为第二区域100b，在一些实施例中，还可以将浅沟槽隔离结构102右侧的区域定义为第一区域100a，将浅沟槽隔离结构102左侧的区域定义为第二区域100b。
如图2所示，在本实施例中，所述衬底101的材料可以包括但不仅限于单晶或多晶半导体材料，所述衬底101还可以包括本征单晶硅衬底或掺杂的硅衬底。所述衬底101还可以包括第一掺杂类型的衬底，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅以所述第一掺杂类型为P型作为示例，即本实施例中，所述衬底101仅以P型衬底作为示例。在本实施例中，所述浅沟槽隔离结构102可以通过在衬底101内形成沟槽(未示出)后，再在所述沟槽内填充隔离材料层而形成。所述浅沟槽隔离结构102的材料可以包括氮化硅、氧化硅或氮氧化硅等。在本实施例中，所述浅沟槽隔离结构102的材料包括氧化硅。所述浅沟槽隔离结构102纵截面的形状可以根据实际需要进行设定，图2中以所述浅沟槽隔离结构102纵截面的形状包括倒梯形作为示例；当然，在其他示例中，所述浅沟槽隔离结构102纵截面的形状还可以为U形等等。
如图2所示，在一些实施例中，所述衬底101的材料例如为硅，硅锗，绝缘层上硅(silicon on insulator，SOI)，绝缘层上硅锗(silicon germanium on insulator，SGOI)或绝缘层上锗(germanium on insulator，GOI)。在一些实施例中，还可以用绝缘介质隔离结构代替所述浅沟槽隔离结构102，所述浅沟槽隔离结构102的材料至少包括氧化硅。
如图3所示，在步骤S2中，在衬底101上形成栅氧化层103，该栅氧化层103覆盖第一区域100a和第二区域100b，该栅氧化层103的材料可以包括但不仅限于氧化硅或氮氧化硅。在本实施例中，可例如通过热氧化生长法形成栅氧化层103，例如在热氧化环境下氧化亚氮对衬底101进行氧化，在衬底101上形成栅氧化层103。该栅氧化层103的厚度可以例如在2nm-18nm，例如为8nm或15nm，当然，该栅氧化层103的厚度还可以根据实际需要进行设定。
如图3所示，在一些实施例中，在形成所述栅氧化层103之后，还可以对该栅氧化层103进行氮化处理，然后在经过氮化处理的栅氧化层103上形成层叠结构。需要说明的是，对该栅氧化层103进行氮化处理是使其在N2，N2O或NO2的气氛下进行退火，退火温度范围例如为800～1000℃，以在所述栅氧化层103中且靠近衬底101表面处形成含氮区域(未图示)，以提高存储单元区中栅氧化层103的可靠性，增强循环操作中闪存存储器的存储单元的数据保存能力。所述含氮区域位于浅沟槽隔离结构102的两侧，也就是说与所述栅氧化层103接触的第一区域100a和第二区域100b的衬底101顶部均形成有含氮区域(未图示)。
如图4所示，在步骤S3中，在形成栅氧化层103之后，然后在栅氧化层103上形成第一多晶硅层104，第一多晶硅层104覆盖第一区域100a和第二区域100b，该第一多晶硅层104的厚度大于栅氧化层103的厚度。在本实施例中，该第一多晶硅层104可以为第二掺杂类型的多晶硅层，即第一多晶硅层104的掺杂类型与衬底101的掺杂类型不同；所述第二掺杂类型可以为P型，也可以为N型，当所述第一掺杂类型为P型时，所述第二掺杂类型为N型，当所述第一掺杂类型为N型时，所述第二掺杂类型为P型。在本实施例中，可例如以硅烷作为反应气体形成第一多晶硅层104。该第一多晶硅层104的厚度可以例如在200nm～500nm之间，例如为300nm或400nm；当然，所述第一多晶硅层104的厚度可以根据实际需要进行设定。在本实施例中，所述第一多晶硅层104用于形成存储器的浮栅电极。
如图5-图6所示，在步骤S4中，在形成第一多晶硅层104后，然后在第一多晶硅层104上形成层叠结构105，该层叠结构105为氧化物-氮化物-氧化物结构，该层叠结构105依次包括第一氧化层1051，氮化层1052和第二氧化层1053，第一氧化层1051设置在第一多晶硅层104上，氮化层1052设置在第一氧化层1051上，第二氧化层1054设置在氮化层1052上，第一氧化层1051例如为氧化硅层，氮化层1052例如为氮化硅层，第二氧化层1053例如为氧化硅层。在一些实施例中，还可以将第一氧化层1051定义为底层氧化层，将第二氧化层1053定义为顶层氧化层。
如图5所示，在一些实施例中，还可以将层叠结构105定义为栅间介质层，所述栅间介质层可以包括单层结构或者叠层结构。当所述栅间介质层为单层结构时，所述栅间介质层为氧化硅层；当所述栅间介质层为叠层结构时，所述栅间介质层为氧化硅层和氮化硅层构成的双层结构或氧化硅层和氮化硅层和氧化硅层构成的三层结构。
如图5和图6所示，在本实施例中，在形成第一氧化层1051之前，还可以对第一多晶硅层104进行清洗，以提高层叠结构105的形成质量。在本实施例中，可例如通过热氧化生长，化学气相沉积，原子层沉积等其他方式在第一多晶硅层104上形成第一氧化层1051，该第一氧化层1051的材料例如为氧化硅，该第一氧化层1051的厚度例如为2nm-5nm。在形成第一氧化层1051之后，可例如利用包括SiH2Cl2(di chloro silane，DCS，二氯二氢硅)，NH3(氨气)的混合气体直接在第一氧化层1051上形成氮化层1052。在氮化层1052形成之后，在氮化层1052上形成第二氧化层1053，第二氧化层1053可例如利用热氧化生长，化学气相沉积(Chemical Vapor Deposition，CVD)，原子层沉积(AtomicLayer Deposition，ALD)等半导体薄膜制作工艺形成，该第二氧化层1053的厚度可以为2nm-5nm，所述第二氧化层1053的材料例如为氧化硅。
如图6所示，图6显示为本实施例中层叠结构105的结构示意图。该层叠结构105也就是ONO结构，也就是氧化物-氮化物-氧化物结构，在本实施例中，该层叠结构105从下至上依次包括第一氧化层1051，氮化层1052和第三氧化层1053。在一些实施例中，氮化层1052还可以划分成第一氮化硅层和第二氮化硅层，也是说该层叠结构105从下至上依次包括第一氧化层1051，第一氮化硅层，第二氮化硅层和第二氧化层1053。
如图7所示，在步骤S5中，在形成层叠结构105之后，然后在该层叠结构105上形成保护层106，该保护层106用于保护该层叠结构105，也就是防止后续作业对层叠结构105中的第二氧化层1053的影响，也就是可以保证该层叠结构105的厚度保持不变。在本实施例中，该保护层106可例如为多晶硅层，该保护层106的掺杂类型可以与第一多晶硅层104的掺杂类型不同。在本实施例中，该保护层106的厚度小于层叠结构105的厚度，层叠结构105的厚度可以小于第一多晶硅层104的厚度，该保护层106的厚度可例如为5-10nm。
如图8所示，在步骤S6-S7中，在形成保护层106之后，然后在该保护层106上形成图案化的光阻层106a，所述图案化的光阻层106a未完全覆盖保护层106，也就是说图案化的光阻层106a暴露出部分保护层106，然后通过刻蚀工艺对暴露出的保护层106向下进行刻蚀，也就是去除暴露出的保护层106以及位于该保护层106正下方的层叠结构105，以暴露出第一多晶硅层104的表面。
如图8所示，在本实施例中，该图案化的光阻层106a位于保护层106上，具体地，该图案化的光阻层106a位于浅沟槽隔离结构102的一侧，更具体地，图案化的光阻层106a位于第一区域100a上的保护层106上，也就是说第一区域100a位于图案化的光阻层106a的正下方，因此可以暴露出位于浅沟槽隔离结构102和第二区域100b上的保护层106。图8中的箭头表示刻蚀方向，本实施例中，可例如通过湿法刻蚀去除位于浅沟槽隔离结构102和第二区域100b上的保护层106，以暴露出位于浅沟槽隔离结构102和第二区域100b上的第一多晶硅层104。需要说明的是，第一区域100a位于图案化的光阻层106a的正下方是指第一区域100a位于图案化的光阻层106a在Y方向上的投影区域内。
如图8所示，在本实施例中，当在保护层106上形成图案化的光阻层106a后，可以将第一区域100a定义为存储区，将第二区域100b定义为运算区，也就是说存储区和运算区位于浅沟槽隔离结构102的两侧，所述存储区可以用于形成存储器的存储结构，所述运算区可以用于形成存储器的运算电路。在一些实施例中，图案化的光阻层106a还可以位于第二区域100b上的保护层106上，因此可以将第二区域100b定义为存储区，将第一区域100a定义为运算区。
如图9所示，图9显示为移除第二区域100b上的层叠结构105和保护层106以及图案化的光阻层106a的结构图，将该结构定义为中间半导体结构10，该中间半导体结构10包括衬底101，衬底101内包括一浅沟槽隔离结构102，第一区域100a和第二区域100b，第一区域100a和第二区域100b分别位于浅沟槽隔离结构102的两侧。该中间半导体结构10还包括栅氧化层103，第一多晶硅层104，层叠结构105和保护层106。栅氧化层103位于衬底101上，栅氧化层103覆盖第一区域100a和第二区域100b，第一多晶硅层104位于栅氧化层103上，层叠结构105位于第一区域100a的第一多晶硅层104上，保护层106位于层叠结构105上。从图9中可以看出，该层叠结构105未覆盖浅沟槽隔离结构102，也就是说该层叠结构105位于浅沟槽隔离结构102的一侧，也就是位于第一区域100a上的第一多晶硅层104上。本实施例还可以将衬底101中对应层叠结构105的区域定义为存储区，也就是将衬底101中位于层叠结构105正下方的区域定义为存储区，也就是将第一区域100a定义为存储区，同时将第二区域100b定义为运算区，存储区和运算区分别位于浅沟槽隔离结构102的两侧。所述存储区用于形成存储器的存储结构，所述运算区用于形成存储器的运算电路。同理，在一些实施例中，当第二区域100b位于层叠结构105的正下方时，还可以将第二区域100b定义存储区，同时将将第一区域100a定义为运算区。第一区域100a位于层叠结构105的正下方是指第一区域100a位于层叠结构在Y方向上的投影区域内。
如图10所示，在本实施例中，当形成中间半导体结构10后，该中间半导体结构10无法立即进行下一步的操作，也就是该中间半导体结构10在进行下一步的操作前，需要等待预设时间，在本实施例中，也就是该中间半导体结构10在形成第二多晶硅层时，需要等待一段时间，将该中间半导体结构10形成后至沉积第二多晶硅层之间的时间定义为等待时间(Queue time，Q-time)。在该等待时间(Queue time，Q-time)内，由于该中间半导体结构10上的第一多晶硅层104和保护层106为多晶硅，因此位于浅沟槽隔离结构102和第二区域100b上的第一多晶硅层104和位于第一区域100a上的保护层106的表面会出现氧化现象，也就是在第一多晶硅层104和保护层106的表面上形成自然氧化层107，在本实施例中，该自然氧化层107例如为氧化硅层，该自然氧化层107的厚度小于保护层106的厚度。
如图6，图10和图11所示，在步骤S8中，当中间半导体结构10等待预设时间后，可以在该中间半导体结构10上形成第二多晶硅层108。需要说明的是，在形成第二多晶硅层108之前，还需要去除掉自然氧化层107。在本实施例中，可例如将该中间半导体结构10放置在还原气氛下，通过还原气体与自然氧化层107产生反应，也就是将氧化硅还原成硅，从而去除掉自然氧化层107。在本实施例中，由于层叠结构105的顶部设置有保护层106，该保护层106为多晶硅，因此还原气体将位于保护层106上方的自然氧化层107还原后，由于该保护层106的阻挡作用，因此还原气体无法与层叠结构105内的第二氧化层1053进行反应，也就是通过该保护层106可以保证层叠结构105的稳定性，也就是可以保证该层叠结构105在还原过程中的厚度保持不变。
如图6和图10所示，在本实施例中，若该中间半导体结构10上未形成保护层106，则当该中间半导体结构10在等待下一步作业时，该中间半导体结构10的位于第二区域100b上的第一多晶硅层104上会形成自然氧化层107，当通过还原气体去除该自然氧化层107时，还原气体同时还会将层叠结构105内的第二氧化层1053还原成硅，由此减小了第二氧化层1053的厚度，也就是减少了层叠结构105的厚度，层叠结构105的厚度变小，也就降低了该器件的电性稳定性。层叠结构105用于存储信息，层叠结构105的稳定性也就决定了存储器件的稳定性。
如图10所示，由于该保护层106的作用，保护层106上同样会形成自然氧化层107，当通过还原气体去除该自然氧化层107时，保护层106的厚度会减小，但是层叠结构105的厚度不会改变，也就是可以保证层叠结构105的稳定性，由此保证了存储器件的稳定性。在本实施例中，该还原气体例如为氢气，由于保护层106的存在，也可以增加还原过程的时间，由此完全去除掉自然氧化层，避免第一多晶硅层104和第二多晶硅层108之间出现界面。
如图11所示，在步骤S8中，在完全去除掉自然氧化层107之后，然后在第一多晶硅层104和保护层106上形成第二多晶硅层108。在本实施例中，第二多晶硅层108的掺杂类型与第一多晶硅层104的掺杂类型可以相同，也可以不同，第二多晶硅层108的掺杂类型可以与保护层106的掺杂类型相同，也可以不同。在本实施例中，第一区域100a的第二多晶硅层108位于保护层106上，第二区域100b的第二多晶硅层108位于第一多晶硅层104上，层叠结构105和保护层106位于第一多晶硅层104和第二多晶硅层108之间，该第二多晶硅层108的厚度例如在200-500nm，所述第二多晶硅层108用于形成存储器的控制栅电极。
如图11所示，图11显示为本实施例提出的半导体结构100的结构图，该半导体结构100包括一衬底101，该衬底101内包括浅沟槽隔离结构102，第一区域100a和第二区域100b，第一区域100a和第二区域100b分别位于浅沟槽隔离结构102的两侧。在本实施例中，该衬底101的材料例如是单晶，绝缘体上硅(SOI)，或者还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。该浅沟槽隔离结构102内可包括介电材料，诸如氧化物或氮化物。
如图11所示，该半导体结构100还包括栅氧化层103和第一多晶硅层104，栅氧化层103位于衬底101上，栅氧化层103覆盖第一区域100a和第二区域100b，第一多晶硅层104位于栅氧化层103上，第一多晶硅层104的厚度大于栅氧化层103的厚度，栅氧化层103的材料例如为氧化硅。在本实施例中，第一多晶硅层104的掺杂类型与衬底101的掺杂类型不同。当所述衬底101为P型时，第一多晶硅层104为N型，当所述衬底101为N型时，第一多晶硅层104为P型。栅氧化层103的厚度小于第一多晶硅层104的厚度，所述第一多晶硅层104可用于形成存储器的浮栅电极。在一些实施例中，该第一多晶硅层104还可以为杂质掺杂的多晶硅，从而具有导电特性。
如图11所示，该半导体结构100还包括层叠结构105和保护层106，层叠结构105位于第一区域100a的第一多晶硅层104上，保护层106位于层叠结构105上，保护层106的厚度小于层叠结构105的厚度，层叠结构105的厚度小于第一多晶硅层104的厚度，保护层106的厚度例如为5-10nm，层叠结构105的厚度例如为120-150nm，第一多晶硅层104的厚度例如为200-500nm。层叠结构105可以为ONO结构，也就是氧化物-氮化物-氧化物结构，例如为氧化硅-氮化硅-氧化硅结构，层叠结构105具有良好的击穿电压，漏电流和电荷俘获特征。该保护层106为多晶硅层，该保护层106的掺杂类型与第一多晶硅层104的掺杂类型可以相同，也可以不同。在本实施例中，该保护层106用于保护层叠结构105，防止层叠结构105内的第二氧化层被还原，因此可以保证层叠结构105的厚度不变，由此提高存储器件的电性。
如图11所示，在本实施例中，第一区域100a位于层叠结构105的正下方，因此将第一区域100a定义为存储区，将第二区域100b定义为运算区，存储区和运算区位于浅沟槽隔离结构102的两侧。第一区域100a位于层叠结构105的正下方是指第一区域100a位于层叠结构105在Y方向上的投影区域内。在本实施例中，该存储区用于形成存储器的存储结构，运算区用于形成存储器的运算电路。在一些实施例中，当第二区域100b位于层叠结构105的正下方时，可以将第二区域100b定义为存储区，将第一区域100a定义为运算区。
如图11所示，该半导体结构100还包括第二多晶硅层108，第一区域100a的第二多晶硅层108位于保护层106上，第二区域100b的第二多晶硅层108位于第一多晶硅层104上，层叠结构105和保护层106位于第一多晶硅层104和第二多晶硅层108之间，第二多晶硅层108的掺杂类型与第一多晶硅层104的掺杂类型可以相同，也可以不同，第二多晶硅层108的掺杂类型可以与保护层106的掺杂类型相同或者不同。第二多晶硅层108的厚度大于保护层106的厚度，所述第二多晶硅层108可用于形成存储器的控制栅电极。在一些实施例中，第二多晶硅层108例如为杂质掺杂的多晶硅，因此具有良好的导电特性，且第二多晶硅层108的掺杂浓度不同于第一多晶硅层104的掺杂浓度。
如图11所示，在本实施例中，该半导体结构100可以为存储器，例如为闪存存储器，非挥发性存储器，可程式只读存储器，可擦拭可程式只读存储器，这些存储器内可以包括至少两层多晶硅层。
综上所述，本发明提出一种半导体结构的制造方法，该制造方法用于形成至少沉积两次多晶硅层的半导体结构，该制造方法包括首先形成第一多晶硅层和层叠结构，然后在层叠结构上形成保护层，由于在形成第二多晶硅层之前，在第一多晶硅层和保护层上会形成自然氧化层，在去除自然氧化层时，保护层可以避免层叠结构内的第二氧化层被还原，由此保证层叠结构的厚度不变，然后在去除自然氧化层之后，在保护层和第一多晶硅层上形成第二多晶硅层，由于保护层保护了层叠结构，因此保证了该半导体结构的稳定性。本发明还提出一种该制造方法形成的半导体结构，该半导体结构可以为存储器。
在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。
还应当理解还可以以更分离或更整合的方式实施附图所示元件中的一个或多个，或者甚至因为在某些情况下不能操作而被移除或因为可以根据特定应用是有用的而被提供。
另外，除非另外明确指明，附图中的任何标志箭头应当仅被视为示例性的，而并非限制。此外，除非另外指明，本文所用的术语“或”一般意在表示“和/或”。在术语因提供分离或组合能力是不清楚的而被预见的情况下，部件或步骤的组合也将视为已被指明。
如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“一个(a)”、“一个(a n)”和“该(the)”包括复数参考物。同样，如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“在…中(in)”的意思包括“在…中(in)”和“在…上(on)”。
本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。
本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外，已经给出了各种具体细节以提供本发明实施例的总体理解。然而，相关领域的技术人员将会认识到，本发明的实施例可以在没有一个或多个具体细节的情况下进行实践，或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下，并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。
因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换意在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。

Claims (9)

1.一种半导体结构的制造方法，其特征在于，包括：
提供一衬底，所述衬底包括第一区域和第二区域；
形成第一多晶硅层于所述衬底上，所述第一多晶硅层覆盖所述第一区域和所述第二区域；
形成层叠结构于所述第一多晶硅层上；
形成保护层于所述层叠结构上；
形成图案化的光阻层于所述保护层上，所述图案化的光阻层暴露出所述第二区域上的所述保护层；
移除所述第二区域上的所述保护层及所述层叠结构，以暴露出所述第二区域上的所述第一多晶硅层；
移除所述图案化的光阻层；
还原自然氧化层，其中，所述自然氧化层形成于所述第一区域上的所述保护层及所述第二区域上的所述第一多晶硅层上；
形成第二多晶硅层于所述第一区域上的所述保护层及所述第二区域上的所述第一多晶硅层上。
2.根据权利要求1所述的制造方法，其特征在于，所述保护层为多晶硅保护层。
3.根据权利要求1所述的制造方法，其特征在于，所述第一区域为存储区，所述第二区域为运算区。
4.根据权利要求1所述的制造方法，其特征在于，所述层叠结构依次包括第一氧化层，氮化层和第二氧化层。
5.根据权利要求4所述的制造方法，其特征在于，所述保护层位于所述第二氧化层上。
6.根据权利要求1所述的制造方法，其特征在于，所述保护层的厚度小于所述第一多晶硅层的厚度，所述保护层的厚度在5-10nm。
7.根据权利要求1所述的制造方法，其特征在于，形成所述第一多晶硅层之前，还包括形成栅氧化层于所述衬底上，所述栅氧化层覆盖所述第一区域和所述第二区域。
8.根据权利要求7所述的制造方法，其特征在于，形成所述栅氧化层之前，还包括形成浅沟槽隔离结构于所述衬底中，所述浅沟槽隔离结构用于隔离所述第一区域和所述第二区域。
9.一种根据权利要求1-8任一项所述的制造方法制造的半导体结构，其特征在于，包括：
衬底，所述衬底包括第一区域和第二区域；
隔离结构，位于所述衬底中，用于隔离所述第一区域和所述第二区域；
栅氧化层，位于所述衬底上，且覆盖所述第一区域和所述第二区域；
第一多晶硅层，位于所述栅氧化层上；
层叠结构，位于所述第一区域上的所述第一多晶硅层上；
保护层，位于所述层叠结构上；
第二多晶硅层，位于所述保护层及所述第二区域上的所述第一多晶硅层上。
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