KR20070070891A - 플래쉬 메모리 및 그 형성 방법 - Google Patents

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KR20070070891A
KR20070070891A KR1020050133895A KR20050133895A KR20070070891A KR 20070070891 A KR20070070891 A KR 20070070891A KR 1020050133895 A KR1020050133895 A KR 1020050133895A KR 20050133895 A KR20050133895 A KR 20050133895A KR 20070070891 A KR20070070891 A KR 20070070891A
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김형륜
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Abstract

본 발명은 인접하는 플로팅 게이트 간의 기생 캐패시턴스를 효율적으로 감소시키고, 플로팅 게이트와 컨트롤 게이트 간의 접촉 면적을 증가시켜, 커플링 비를 개선하는데 적합한 플래쉬 메모리 소자 및 그 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 플래쉬 메모리는 플로팅 게이트와 컨트롤 게이트를 적층하되, 상기 플로팅 게이트는 상기 컨트롤 게이트에 접촉되는 부분이 일정 곡률을 갖는 플래쉬 메모리를 제공하며 이에 따라 본 발명은, 플로팅 게이트를 패터닝할 때, 웨이브 형태의 마스크로 패터닝하여 플로팅 게이트 간의 간격을 증가시켜, 기생 캐패시턴스를 감소시킬 수 있고, 사선 형태의 마스크로 컨트롤 게이트를 패터닝하여 플로팅 게이트와 컨트롤 게이트 간의 접촉 면적을 증가시켜, 캐패시티브 커플링 비를 증가시켜, 낮은 전압에도 각종 프로그램을 구동시킬 수 있다. 따라서, 반도체 소자의 비휘발성 기억 셀의 오작동 및 동작 속도 등을 개선하는 효과가 있다.
플래쉬 메모리, 플로팅 게이트, 커플링 비

Description

플래쉬 메모리 및 그 형성 방법{FLASH MEMORY AND METHOD FOR FABRICATING THE SAME}
도 1a 및 도 1b는 종래 기술에 따른 플래쉬 메모리 형성 방법을 도시한 단면도.
도 2a 및 도 2b는 종래 기술에 따른 플래쉬 메모리 형성 방법을 도시한 단면도.
도 3a 및 도 3b는 종래의 일직선 형태의 플로팅 게이트와 컨트롤 게이트를 사용할 때, 나타나는 문제점을 도시한 도면.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 플래쉬 메모리 제조 방법을 도시한 제1단면도.
도 5a 내지 도 5e는 본 발명의 일실시예에 따른 플래쉬 메모리 제조 방법을 도시한 제2단면도.
도 6은 본 발명의 본 발명의 실시예에 따른 플래쉬 메모리 구조를 도시한 평면도.
* 도면의 주요 부분에 대한 부호의 설명
41 : 반도체 기판 42 : 터널 산화막
43 : 플로팅 게이트용 제1폴리실리콘막
44 : 라이너 절연막 45 : 소자분리막
46 : 플로팅 게이트용 제2폴리실리콘막
47 : 플로팅 게이트 마스크 48 : 유전체막
49 : 컨트롤 게이트용 폴리실리콘막
50 : 텅스텐실리사이드막 51, 53 : SiON막
52 : PE-TEOS막 54 : 게이트 마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 플래쉬 메모리 소자의 플로팅 게이트 및 그 형성 방법에 관한 것이다.
일반적으로, 서로 격리되어야 할 반도체 소자의 도전 패턴들 사이에는 소정의 유전 상수를 갖는 절연막이 개재된다. 한편, 최근에는 반도체 소자의 고집적화 경향에 따라, 도전 패턴들 간의 간격이 점점 감소되어 도전 패턴들과 그들 사이에 개재된 절연막에 의한 기생 캐패시턴스가 중요한 문제점으로 대두되고 있다. 기생 캐패시턴스는 도전 패턴들 간의 간섭을 불러 일으켜 반도체 소자의 동작 속도를 저하시키는 원인으로 작용한다. 즉, 고속으로 동작하는 반도체 소자가 요구되고 있는 현 시점에서, 이러한 기생 캐패시턴스는 반도체 소자의 동작 속도를 감소시키는 원인들 중의 하나로 부각되고 있다.
이는, 비휘발성 메모리 소자에 있어서도 예외가 아니다. 참고로, 비휘발성 메모리 소자는 전원 공급이 차단되더라도 메모리 소자의 데이타를 유지하는 기억 소자, 예컨대 EEPROM 소자, 플래쉬(Flash) 소자 등이 있다.
도 1a 및 도 1b는 종래 기술에 따른 플래쉬 메모리 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 터널 산화막(11)을 형성하고, 플로팅 게이트용 제1폴리실리콘막(12)을 증착한다. 이어서, 플로팅 게이트용 제1폴리실리콘막(12) 상에 패드 질화막(도시하지 않음)을 증착한 후, STI(Shallow Trench Isolation) 공정을 진행하여 패드 질화막, 플로팅 게이트용 제1폴리실리콘막(12), 터널 산화막(11) 및 반도체 기판(10)을 식각하여 트렌치를 형성한다.
이어서, 트렌치 내부 표면을 따라 라이너 산화막(14)을 형성한 후, 트렌치 내부에 갭필 절연막을 증착하여, 소자분리막(15)을 형성한다. 이어서, 패드 질화막을 제거하여 소자분리막(15)의 일부 영역을 플로팅 게이트용 제1폴리실리콘막(12) 상부로 돌출시킨다.
계속해서, 플로팅 게이트용 제1폴리실리콘막(12) 상에 플로팅 게이트용 제2폴리실리콘막(18)을 증착한다. 이어서, 마스크 및 식각 공정을 진행하여 플로팅 게이트용 제2폴리실리콘막(18)을 식각한다. 이로써, 소자분리막(15)을 경계로 분리된 다수의 플로팅 게이트(20)가 형성된다.
이어서, 플로팅 게이트(20) 및 소자분리막(15)의 표면 프로파일을 따라 산화막/질화막/산화막 즉, ONO 구조의 유전체막(21)을 증착한다. 계속해서, 유전체막(21) 상부에 컨트롤 게이트(도시하지 않음)를 형성한다.
그러나, 반도체 소자의 고집적화 경향에 따라 인접하는 플로팅 게이트(20) 간의 간격(W1)이 점점 감소하고 있다. 따라서, 인접하는 플로팅 게이트(20)들과 그들 사이에 후속으로 개재될 스페이서 및 층간절연막(Inter Layer Dielectric; ILD)에 의한 기생 캐패시턴스로 인하여 플래쉬 메모리 셀이 오동작하게 되는 문제가 발생한다.
도 1b를 참조하면, 인접하는 플로팅 게이트용 제1폴리실리콘막(12) 간의 간 격이 좁아 기생 캐패시턴스가 발생하게 되며, 기생 캐패시턴스는 서로 간섭을 일으켜, 반도체 소자의 동작 속도가 저하될 수 있다.
이러한, 문제점을 해결하기 위해서는, 플로팅 게이트(20) 간의 간격(W1)을 증가시켜야 한다. 이에 따라, 종래에는 도 2a에 도시된 바와 같이, 플로팅 게이트용 제2폴리실리콘막(13)을 매우 두껍게 증착함으로써, 고집적화에 적합한 플로팅 게이트(20)의 면적은 그대로 유지하여 커플링비를 보상하되, 플로팅 게이트(20) 간의 간격을 확보하였다.
그러나, 플로팅 게이트용 제2폴리실리콘막(13)의 두께가 두꺼워지면, 전체적으로 플로팅 게이트(20)의 높이(H1)가 증가되어, 후속 공정시 예컨대, 컨트롤 게이트의 증착시 갭필(Gap Fill) 특성이 저하되는 문제점이 있다.
즉, 도 2b에 도시된 바와 같이, 인접하는 플로팅 게이트용 제1폴리실리콘막(12) 간의 간격을 넓힐 수 있으나, 플로팅 게이트용 제1폴리실리콘막(12) 사이의 깊이가 깊으므로 후속 컨트롤 게이트의 갭필에 문제가 있다.
도 3a 및 도 3b는 종래의 일직선 형태의 플로팅 게이트와 컨트롤 게이트를 사용할 때, 나타나는 문제점을 도시한 도면이다.
도 3a의 실선 영역을 참조하면, 플로팅 게이트용 제1폴리실리콘막을 식각할 때 사용하는 폴리1마스크와, 게이트 마스크 간의 간격이 좁으면, 플로팅 게이트와 층간절연막과의 접촉 면적을 증가시킬 수는 있으나, 인접하는 플로팅 게이트 간의 간격이 좁아 기생 캐패시턴스가 증가하는 문제가 있다.
또한, 도 3b의 실선 영역을 참조하면, 플로팅 게이트용 제1폴리실리콘막을 식각할 때 사용하는 폴리1마스크와, 게이트 마스크 간의 간격이 넓혀 기생 캐패시턴스를 감소시킬 수 있으나, 플로팅 게이트와 층간절연막과의 접촉 면적이 작아 캐패시티브 커플링 비율이 감소하는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 인접하는 플로팅 게이트 간의 기생 캐패시턴스를 효율적으로 감소시키고, 플로팅 게이트와 컨트롤 게이트 간의 접촉 면적을 증가시켜, 커플링 비를 개선하는데 적합한 플래쉬 메모리 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명은 플로팅 게이트와 컨트롤 게이트를 적층하되, 상기 플로팅 게이트는 상기 컨트롤 게이트에 접촉되는 부분이 일정 곡률을 갖는 플래쉬 메모리를 제공한다.
또한, 본 발명의 플래쉬 메모리 소자 제조 방법은 반도체 기판 상부에 플로팅 게이트용 물질막을 형성하는 단계, 상기 플로팅 게이트용 물질막 상부에 오목한 부분과 볼록한 부분이 교차된 웨이브형 마스크를 형성하는 단계, 상기 웨이브형 마스크로 플로팅 게이트용 물질막을 패터닝하여 플로팅 게이트를 형성하는 단계, 상기 반도체 기판 및 플로팅 게이트의 표면을 따라 유전막을 형성하는 단계, 상기 유전막 상에 컨트롤 게이트용 물질막을 형성하는 단계, 상기 컨트롤 게이트용 물질막 상부에 일정 각도를 갖는 사선형 마스크를 형성하는 단계, 상기 사선형 마스크로 상기 컨트롤 게이트용 물질막을 패터닝하여 컨트롤 게이트를 형성하는 단계를 포함한다.
또한, 본 발명의 플래쉬 메모리 소자 제조 방법은 반도체 기판 상에 터널 산화막 및 플로팅 게이트용 제1폴리실리콘막을 형성하는 단계, 필드 영역의 일부가 상기 플로팅 게이트용 제1폴리실리콘막 상부로 돌출된 소자분리막을 형성하는 단계, 상기 소자분리막을 덮도록 상기 소자분리막 사이로 노출된 상기 제1폴리실리콘막 상에 플로팅 게이트용 제2폴리실리콘막을 형성하는 단계, 상기 플로팅 게이트용 제2폴리실리콘막 상에 오목한 부분과 볼록한 부분이 교차된 웨이브형 마스크를 형성하는 단계, 상기 웨이브형 마스크로 상기 플로팅 게이트용 제2폴리실리콘막 및 플로팅 게이트용 제1폴리실리콘막을 패터닝하여 플로팅 게이트를 형성하는 단계, 상기 반도체 기판 및 플로팅 게이트의 표면을 따라 유전막을 형성하는 단계, 상기 유전막 상에 컨트롤 게이트용 물질막을 형성하는 단계, 상기 컨트롤 게이트용 물질막 상부에 하드마스크용 물질막을 형성하는 단계, 상기 하드마스크용 물질막 상에 일정 각도를 갖는 사선형 마스크를 형성하는 단계, 상기 사선형 마스크로 상기 하드마스크용 물질막을 식각하여 하드마스크를 형성하는 단계, 및 상기 하드마스크로 상기 컨트롤 게이트용 물질막을 패터닝하여 컨트롤 게이트를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 6은 본 발명의 실시예에 따른 플래쉬 메모리 구조를 도시한 평면도이다.
반도체 기판(41) 상부에 플로팅 게이트(400)가 형성되고, 플로팅 게이트(400) 상부에 플로팅 게이트(400)을 덮는 구조의 컨트롤 게이트(49a)가 형성된다.
이 때, 플로팅 게이트(400)는, 플로팅 게이트 상부에 오목한 부분과 볼록한 부분이 반복되는 웨이브형 마스크를 사용하여 패터닝하고, 컨트롤 게이트(49a)는, 일정 각도를 갖는 사선형 마스크를 사용하여 패터닝한다.
상기와 같이, 웨이브형 마스크를 사용하여 플로팅 게이트(400)를 패터닝하고, 사선형 마스크로 컨트롤 게이트(49a)를 패터닝함으로써, 플로팅 게이트(400)간 일정 거리를 유지하여 인접하는 플로팅 게이트 간의 기생 캐패시턴스를 감소시킬 수 있다.
또한, 플로팅 게이트의 표면적(L2)을 증가시킬 수 있다. 즉, 도 3a의 플로팅 게이트의 표면적(L1; 평면구조)에 비해 본 발명의 플로팅 게이트(400)의 표면적(L2)은 일부 면이 곡면으로 형성되었기 때문에 표면적 증가 효과를 얻을 수 있다. 이에 따라 플로팅 게이트(400)와 ONO 유전체막의 접촉 면적이 증가되어, 플래쉬 메모리의 커플링 비를 증가시킬 수 있다,
즉, 인접하는 플로팅 게이트 간의 거리를 유지하고, 플로팅 게이트 높이를 높이지 않고도, 기생 캐패시턴스 문제를 개선하고 플래쉬 메모리의 커플링 비를 증가시킬 수 있는 것이다.
상기와 같은 구조를 구현하기 위해 플래쉬 메모리 제조 방법을 알아보기로 한다.
이하, 도 5a 내지 도 5e는 본 발명의 실시예에 따른 평면도이고, 도 4a 내지 도 4f는 도 5e의 A∼A' 방향으로 절취한 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(41) 상에 반도체 기판(41) 상부 표면의 결정 결함 또는 표면 처리를 위하여 터널 산화막(42)을 형성한다. 터널 산화막(42)은, 건식 또는 습식 산화 방식으로 형성한다.
이어서, 터널 산화막(42) 상에 플로팅 게이트용 제1폴리실리콘막(43)을 증착한 후, 플로팅 게이트용 제1폴리실리콘막(43) 상에 패드 질화막(도시하지 않음)을 증착한다. 계속해서, STI 공정을 실시하여 패드 질화막, 플로팅 게이트용 제1폴리실리콘막(43), 터널 산화막(42) 및 반도체 기판(41)을 차례로 식각하여 다수의 트렌치를 형성한다.
다음으로, 트렌치의 내부 표면을 따라 라이너 절연막(44)을 형성하는데, 라이너 절연막(44)은 산화막 또는 질화막으로 형성하거나 이들의 적층막을 사용할 수 있다.
계속해서, 라이너 질화막(44)이 형성된 트렌치를 포함하는 전면에 트렌치를 매립하기 위한 갭필 절연막을 증착한다. 갭필 절연막은 예컨대 HDP(High Density Plasma)막을 사용한다. 패드 질화막이 드러나는 타겟으로 화학적·기계적 연마(Chemical Mechanical Polishing; CMP) 또는 에치 백을 진행하여 갭필 절연막을 평탄화함으로써, 트렌치 내부에 HDP막이 매립된 소자분리막(45)을 형성한다. 후속 공 정으로 인산 용액과 같은 습식 케미컬을 이용하여 패드 질화막을 제거한다.
이어서, 소자분리막(45)을 덮도록, 플로팅 게이트용 제1폴리실리콘막(43)의 전면에 플로팅 게이트용 제2폴리실리콘막(46)을 증착한다.
다음으로, 플로팅 게이트용 제2폴리실리콘막(46) 상에 포토레지스트를 도포한 후, 포토마스크를 이용한 노광 및 현상 공정을 실시하여 포토레지스트 패턴을 형성한다.
이 때, 포토레지스트 패턴은 일부 영역은 오목한 형태(47a)를 갖고, 일부 영역은 볼록한 형태(47b)를 갖는 웨이브형 마스크(47, 도 5a 참조)이다.
따라서, 도면에서의 웨이브형 마스크(47)의 일부 선폭은 얇고(오목한 형태 부분), 일부 선폭은 두꺼운(볼록한 형태 부분) 것을 알 수 있다.
또한, 도 5a를 참조하면, 반도체 기판(41) 상부의 플로팅 게이트용 제2폴리실리콘막(46) 상에 일부 영역은 오목한 형태(47a)를 갖고, 일부 영역은 볼록한 형태(47b)를 갖는 웨이브형 마스크(47)을 형성한다. 웨이브형 마스크(47)를 사용하여 플로팅 게이트용 제2폴리실리콘막(46)을 식각한다.
도 4b와 도 5b에 도시된 바와 같이, 웨이브형 마스크(47)를 식각 마스크로 사용하여 플로팅 게이트용 제2폴리실리콘막(46)을 패터닝한다. 이로써, 소자분리막(45)을 경계면으로 하여 일정 간격(W11) 이격되면서, 서로 다른 폭(W21, W31)을 갖는 다수의 플로팅 게이트가 형성된다.
따라서, 하나의 소자분리막(45)을 경계로 하여, 교번적으로 형성되는 2개의 인접한 플로팅 게이트를 제1 및 제2플로팅 게이트(400a, 400b)로 나타낸다.
여기서, 제1플로팅 게이트(400a)은 제2플로팅 게이트(400b)는 일정 간격(W11)으로 이격되고, 제1플로팅 게이트(400a)의 폭(W31)이 제2플로팅 게이트(400b)의 폭에 비해 폭(W21)이 좁다.
상기와 같이, 웨이브형 마스크로 플로팅 게이트를 패터닝하여 플로팅 게이트의 표면적을 증대시켜, 후속 증착되는 컨트롤 게이트 간의 접촉 면적을 증가시켜 커플링 비를 증가시킬 수 있다.
플로팅 게이트 패터닝 공정이 끝난 후, 웨이브형 마스크(47)를 스트립한다.
도 4c와 도 5c에 도시된 바와 같이, 반도체 기판 및 제1, 제2플로팅 게이트의 표면 프로파일을 따라 유전체막(48)을 증착한다. 이 때, 유전체막(48)은 ONO(Oxide/Nitride/Oxide)의 3중막 구조로 사용한다.
도 4d에 도시된 바와 같이, 유전체막(48) 상에 컨트롤 게이트용 폴리실리콘막(48)과, 하드마스크용 물질막을 차례로 형성한다. 여기서, 하드마스크용 물질막은, 텅스텐실리사이드(50), SiON막(51), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막(52), SiON막(53)이 차례로 적층된 구조이다.
도 4e와 도 5d에 도시된 바와 같이, 하드마스크용 SiON(53)막 상에 사선 방향의 게이트 마스크(54)를 형성한다. 이 때, 사선 방향은 제1 및 제2플로팅 게이트에 대해 0∼90°기울기를 갖는 게이트 마스크(54)를 적용하여, 제1및 제2플로팅 게이트와 컨트롤 게이트 간의 접촉 마진을 극대화할 수 있다.
도 4f와 도 5e에 도시된 바와 같이, 게이트 마스크(54)를 사용하여 하드마스크용 물질막을 차례로 식각하여 하드마스크를 형성하고, 하드마스크를 사용하여 컨 트롤 게이트용 폴리실리콘막(49)을 패터닝하여 컨트롤 게이트(49a)를 형성한다.
한편, 하드마스크용 물질막을 식각할 때, SiON막(51, 53) 및 PE-TEOS(52)막은 제거되고, 하드마스크용 텅스텐실리사이드막(50a)만 잔류한다.
도 5e의 실선 내부를 참조하면, 일정면이 곡률을 갖는 웨이브 형태의 플로팅 게이트를 적용함에 따라 도전 패턴들 간의 일정 간격을 유지하면서, 플로팅 게이트의 면적을 증가시킬 수 있고, 컨트롤 게이트와의 접촉 면적도 증가시킬수 있다.
상술한 바와 같이, 일정면이 곡률을 갖는 웨이브 형태의 플로팅 게이트와 사선 방향의 컨트롤 게이트를 형성함으로써, 기생 캐패시턴스의 감소 및 플로팅 게이트와 컨트롤 게이트 간의 접촉 면적을 증가시켜 플래쉬 메모리 소자의 커플링 비를 증가시킨다. 따라서, 낮은 전압에도 각종 프로그램을 구동시킬 수 있도록 하는 메모리 소자를 제공한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 플로팅 게이트를 패터닝할 때, 웨이브 형태의 마스크로 패 터닝하여 플로팅 게이트 간의 간격을 증가시켜, 기생 캐패시턴스를 감소시킬 수 있고, 사선 형태의 마스크로 컨트롤 게이트를 패터닝하여 플로팅 게이트와 컨트롤 게이트 간의 접촉 면적을 증가시켜, 캐패시티브 커플링 비를 증가시켜, 낮은 전압에도 각종 프로그램을 구동시킬 수 있다. 따라서, 반도체 소자의 비휘발성 기억 셀의 오작동 및 동작 속도 등을 개선하는 효과가 있다.

Claims (12)

  1. 플로팅 게이트와 컨트롤 게이트를 적층하되, 상기 플로팅 게이트는 상기 컨트롤 게이트에 접촉되는 부분이 일정 곡률을 갖는 플래쉬 메모리.
  2. 제1항에 있어서,
    상기 컨트롤 게이트는,
    상기 플로팅 게이트에 대해 0∼90°기울기를 갖는 형태로 형성된 플래쉬 메모리.
  3. 반도체 기판 상부에 플로팅 게이트용 물질막을 형성하는 단계;
    상기 플로팅 게이트용 물질막 상부에 오목한 부분과 볼록한 부분이 교차된 웨이브형 마스크를 형성하는 단계;
    상기 웨이브형 마스크로 플로팅 게이트용 물질막을 패터닝하여 플로팅 게이트를 형성하는 단계;
    상기 반도체 기판 및 플로팅 게이트의 표면을 따라 유전막을 형성하는 단계;
    상기 유전막 상에 컨트롤 게이트용 물질막을 형성하는 단계;
    상기 컨트롤 게이트용 물질막 상부에 일정 각도를 갖는 사선형 마스크를 형 성하는 단계;
    상기 사선형 마스크로 상기 컨트롤 게이트용 물질막을 패터닝하여 컨트롤 게이트를 형성하는 단계
    를 포함하는 플래쉬 메모리 제조 방법.
  4. 제3항에 있어서,
    상기 플로팅 게이트는,
    플로팅 게이트용 제1폴리실리콘막과 플로팅 게이트용 제2폴리실리콘막이 적층된 구조로써, 상기 제2폴리실리콘막이 오목한 부분의 마스크로 패터닝된 제1플로팅 게이트와 볼록한 부분의 마스크로 패터닝된 제2플로팅 게이트를 갖는 플래쉬 메모리 제조 방법.
  5. 제4항에 있어서,
    상기 제1플로팅 게이트에 비해 상기 제2플로팅 게이트의 폭이 더 큰 플래쉬 메모리 제조 방법.
  6. 제5항에 있어서,
    인접하는 상기 플로팅 게이트 사이에 소자분리막이 형성된 플래쉬 메모리 제조 방법.
  7. 반도체 기판 상에 터널 산화막 및 플로팅 게이트용 제1폴리실리콘막을 형성하는 단계;
    필드 영역의 일부가 상기 플로팅 게이트용 제1폴리실리콘막 상부로 돌출된 소자분리막을 형성하는 단계;
    상기 소자분리막을 덮도록 상기 소자분리막 사이로 노출된 상기 제1폴리실리콘막 상에 플로팅 게이트용 제2폴리실리콘막을 형성하는 단계;
    상기 플로팅 게이트용 제2폴리실리콘막 상에 오목한 부분과 볼록한 부분이 교차된 웨이브형 마스크를 형성하는 단계;
    상기 웨이브형 마스크로 상기 플로팅 게이트용 제2폴리실리콘막 및 플로팅 게이트용 제1폴리실리콘막을 패터닝하여 플로팅 게이트를 형성하는 단계;
    상기 반도체 기판 및 플로팅 게이트의 표면을 따라 유전막을 형성하는 단계;
    상기 유전막 상에 컨트롤 게이트용 물질막을 형성하는 단계;
    상기 컨트롤 게이트용 물질막 상부에 하드마스크용 물질막을 형성하는 단계;
    상기 하드마스크용 물질막 상에 일정 각도를 갖는 사선형 마스크를 형성하는 단계;
    상기 사선형 마스크로 상기 하드마스크용 물질막을 식각하여 하드마스크를 형성하는 단계; 및
    상기 하드마스크로 상기 컨트롤 게이트용 물질막을 패터닝하여 컨트롤 게이트를 형성하는 단계
    플래쉬 메모리 제조 방법.
  8. 제7항에 있어서,
    상기 플로팅 게이트는,
    제1폴리실리콘막과 제2폴리실리콘막이 적층된 구조로써, 상기 제2폴리실리콘막이 오목한 부분의 마스크로 패터닝된 제1플로팅 게이트와 볼록한 부분의 마스크로 패터닝된 제2플로팅 게이트를 갖는 플래쉬 메모리 제조 방법.
  9. 제8항에 있어서,
    상기 제1플로팅 게이트에 비해 상기 제2플로팅 게이트의 폭이 더 큰 플래쉬 메모리 제조 방법.
  10. 제7항에 있어서,
    상기 컨트롤 게이트는,
    상기 플로팅 게이트에 대해 0∼90°기울기를 갖는 형태로 형성된 플래쉬 메모리.
  11. 제7항에 있어서,
    상기 하드마스크용 물질막은,
    텅스텐실리사이드막, SiON막, PE-TEOS막, 상기 SiON막을 차례로 형성하는 플래쉬 메모리 제조 방법.
  12. 제7항에 있어서,
    상기 유전체막은 산화막/질화막/산화막의 3중막 구조로 형성하는 플래쉬 메모리 제조 방법.
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* Cited by examiner, † Cited by third party
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CN108376682A (zh) * 2018-01-23 2018-08-07 上海华力微电子有限公司 闪存

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