KR100875737B1 - 부유게이트를 갖는 플래시메모리 셀 및 그 제조방법 - Google Patents
부유게이트를 갖는 플래시메모리 셀 및 그 제조방법 Download PDFInfo
- Publication number
- KR100875737B1 KR100875737B1 KR1020040039374A KR20040039374A KR100875737B1 KR 100875737 B1 KR100875737 B1 KR 100875737B1 KR 1020040039374 A KR1020040039374 A KR 1020040039374A KR 20040039374 A KR20040039374 A KR 20040039374A KR 100875737 B1 KR100875737 B1 KR 100875737B1
- Authority
- KR
- South Korea
- Prior art keywords
- floating gate
- fin
- active region
- pattern
- groove
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000010410 layer Substances 0.000 claims abstract description 96
- 239000011229 interlayer Substances 0.000 claims abstract description 37
- 239000004065 semiconductor Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000002955 isolation Methods 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 32
- 150000004767 nitrides Chemical class 0.000 claims description 32
- 230000009467 reduction Effects 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 230000008878 coupling Effects 0.000 description 10
- 238000010168 coupling process Methods 0.000 description 10
- 238000005859 coupling reaction Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000009413 insulation Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 244000208734 Pisonia aculeata Species 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
Abstract
부유게이트를 갖는 플래시메모리 셀 및 그 제조방법이 제공된다. 상기 플래시메모리 셀은 반도체기판의 소정영역에 형성된 핀(fin) 형의 활성영역을 구비한다. 상기 반도체기판 표면에서 상기 핀형 활성영역 양쪽 측벽들의 일정 높이까지, 트렌치소자분리막으로 채워진다. 상기 트렌치소자분리막 위의 상기 핀형 활성영역 양쪽 측벽들 및 상부에는 터널절연막으로 덮여진다. 상기 터널절연막 위에 상기 핀형 활성영역 양쪽 측벽들 및 상부를 감싸는 부유게이트를 가진다. 상기 부유게이트에는 평면도로부터 보여 질 때 십자(+) 그루브가 형성되어 있다. 상기 십자 그루브가 최대 깊이를 가질 때, 상기 부유게이트는 서로 이격된 제1 서브 부유게이트, 제2 서브 부유게이트, 제3 서브 부유게이트 및 제4 서브 부유게이트로 분할된다. 상기 부유게이트의 상부면, 측벽들, 및 그루브 내벽을 콘포말하게 덮는 게이트층간절연막을 가진다. 상기 게이트층간절연막 위에 형성되고 상기 핀형 활성영역 상을 가로지르는 제어게이트전극으로 구성된다.
Description
도 1은 종래의 플래시메모리 셀을 설명하기 위한 사시도이다.
도 2는 본 발명의 실시 예에 따른 부유게이트를 갖는 플래시메모리 셀을 설명하기 위한 평면도이다.
도 3, 도 5, 도 6, 도 7, 도 8, 도 10, 도 12, 도 14 및 도16은 도 2의 절단선 I-I'에 따라 취해진 공정 단계별 단면도들이다.
도 4, 도 9, 도 11, 도13, 도 15 및 도 17은 각각 상기 도 3, 도 8, 도 10, 도 12, 도 14 및 도 16에 대한 사시도들이다.
도 18은 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 부유게이트를 가지는 플래시메모리 셀의 구조 및 그 제조방법에 관한 것이다.
데이터를 저장하는 반도체 메모리소자들은 크게 휘발성 메모리소자들 또는 비휘발성 메모리소자들로 분류될 수 있다. 상기 휘발성 메모리소자들은 그들의 전 원공급이 차단되는 경우에 그들의 저장된 데이터 들을 잃어버리는 반면, 상기 비휘발성 메모리소자들은 그들의 전원공급이 차단될지라도 그들의 저장된 데이터 들을 유지한다. 상기 비휘발성 메모리소자들은 플래시메모리 소자를 포함한다. 상기 플래시메모리 소자의 단위 셀은 반도체기판의 소정영역 상에 한정된 활성영역, 상기 활성영역 상에 형성된 터널절연막, 상기 터널절연막 상에 형성된 부유게이트, 상기 부유게이트 상에 형성된 게이트층간절연막 및 상기 게이트층간절연막 상에 형성된 제어게이트전극을 포함하는 구조가 널리 채택되고 있다.
상기 플래시메모리 셀은 외부에서 상기 제어게이트전극으로 인가되는 전압이 상기 부유게이트에 커플링 되면서 데이터를 저장할 수 있다. 따라서 짧은 시간 내에 그리고, 낮은 프로그램전압에서 데이터를 저장하려면 상기 제어게이트전극에 인가된 전압 대비 상기 부유게이트에 유기되는 전압의 비가 커야 한다. 여기서, 제어게이트전극에 인가된 전압 대비 부유게이트에 유기되는 전압의 비를 커플링비(coupling ratio)라고 한다. 또한, 상기 커플링비는 상기 터널절연막 과 상기 게이트층간절연막의 정전용량의 합에 대한 상기 게이트층간절연막의 정전용량의 비로 표현될 수 있다.
한편, 플래시메모리 소자를 사용하는 전자시스템의 크기가 점점 작아지고 저 전력 소모 부품이 요구됨에 따라, 필연적으로 상기 플래시메모리 소자는 고집적화 되어야 한다. 따라서 상기 플래시메모리 소자의 단위 셀을 구성하는 게이트의 크기 또한 스케일링다운 되어야 한다. 최근에, 상기 게이트의 크기를 스케일링다운 시키기 위하여, 핀(fin) 구조의 활성영역 상에 부유게이트 및 제어게이트를 형성하여 상기 플래시메모리 셀을 제조하는 기술이 제안된바 있다. 예를 들면, 상기 핀 구조의 플래시메모리 셀은 미국특허 제6,657,252 B2호에 "비휘발성을 갖는 시모스 핀 전계효과 트랜지스터(finFET CMOS with NVRAM capability)"라는 제목으로 프라이드(Fried)등에 의해 개시되어 있다.
도 1은 상기 미국특허 제6,657,252 B2호에 개시된 상기 핀 구조의 플래시메모리 셀을 설명하기 위한 사시도이다.
도 1을 참조하면, 반도체기판(99) 상에 형성된 핀(fin; 100) 형의 활성영역이 제공된다. 상기 핀(100)의 상부에는 산화막패턴(oxide shape; 102)이 형성되어 있으며, 상기 핀(100)의 측벽(103)들에는 터널절연막(110)이 형성되어 있다. 상기 터널절연막(110)을 감싸도록 부유게이트(floating gate; 115)가 형성되어 있다. 또한, 상기 부유게이트(115)를 감싸는 게이트층간절연막(116)이 형성되어 있다. 그리고 상기 게이트층간절연막(116) 상에 상기 핀(100) 형의 활성영역을 가로지르는 제어게이트전극(control gate; 120)이 제공된다.
상기와 같이 형성된 플래시메모리 셀은 집적도를 개선할 수 있는 장점이 있으나, 상기 부유게이트(115)를 감싸는 상기 게이트층간절연막(116)이 상기 커플링비에 영향을 준다. 종래의 평판형 게이트 구조와 비교하여, 상기 미국특허 제6,657,252 B2호에 개시된 상기 핀 구조의 플래시메모리 셀에서는 상기 터널절연막(110)의 유효면적이 증가하여 상기 부유게이트(115) 와 채널영역 간에 흐르는 전류의 양을 크게 늘릴 수 있는 구조를 가진다. 그러나 상기 터널절연막(110)의 유효면적 증가에 따라 상기 터널절연막(110)의 정전용량은 크게 늘어난 반면 상기 게이 트층간절연막(116)의 정전용량은 변화가 미미하다. 따라서 상기 커플링비는 오히려 크게 감소하게 된다.
본 발명이 이루고자 하는 기술적 과제는 종래기술에 의한 플래시메모리 셀의 문제점을 해결하기 위한 것으로, 고집적화에 적합한 구조를 가지면서 높은 커플링비를 얻을 수 있는 플래시메모리 셀을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 고집적화에 적합한 구조를 가지면서 높은 커플링비를 얻을 수 있는 플래시메모리 셀의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 부유게이트를 갖는 플래시메모리 셀을 제공한다. 상기 플래시메모리 셀은 반도체기판의 소정영역에 형성된 핀(fin) 형의 활성영역을 구비한다. 상기 핀형 활성영역의 양쪽에 상기 반도체기판이 리세스 되어 형성된 트렌치영역들이 배치된다. 상기 트렌치영역들에 상대적으로 돌출된 상기 핀형 활성영역은 서로 마주보는 제1 및 제2 측벽들 및 이들 사이의 상부면을 갖는다. 상기 트렌치영역들의 하부영역에는, 상기 반도체기판 표면에서 상기 핀형 활성영역 양쪽 측벽들의 일정 높이까지, 트렌치소자분리막들로 채워진다. 상기 트렌치소자분리막들이 채워진 후, 상기 트렌치영역들의 상부영역에 노출되는 상기 핀형 활성영역의 상기 제1 측벽, 상기 제2 측벽 및 상기 상부면 상에는 부유게이트가 배치된다. 상기 부유게이트는 평면도로부터 보여 질 때 십자(+) 그루브를 갖는다. 상기 십자(+) 그루브를 완전히 채우고, 상기 부유게이트를 덮으며, 상기 핀형 활성영역의 상부를 가로지르는 제어게이트전극으로 구성된다.
상기 부유게이트 와 상기 핀형 활성영역 사이에 터널절연막이 개재될 수 있다. 즉, 상기 트렌치영역들의 하부영역이 상기 트렌치소자분리막들로 채워진 후, 상기 트렌치영역들의 상부영역에 노출되는 상기 핀형 활성영역의 상기 제1 측벽, 상기 제2 측벽 및 상기 상부면에는 상기 터널절연막으로 덮여진다.
상기 제어게이트전극 과 상기 부유게이트 사이에 게이트층간절연막이 개재될 수 있다. 상기 게이트층간절연막은 상기 십자(+) 그루브의 내벽을 포함하여 상기 부유게이트를 콘포말하게 덮는다.
한편, 상기 제어게이트전극 과 상기 부유게이트 간에 개재되는 게이트층간절연막의 유효면적을 최대화 할 수 있도록 하기 위하여, 상기 십자(+) 그루브의 깊이는 상기 부유게이트의 적어도 일부분을 완전히 리세스 하여 상기 터널절연막이 노출되는 지점까지 구성할 수 있다. 즉, 상기 십자(+) 그루브 내벽을 콘포말하게 덮는 상기 게이트층간절연막이 상기 터널절연막 상부면에 접하는 구조를 이룰 수 있다. 상기 십자(+) 그루브가 최대 깊이를 가질 때, 상기 부유게이트는 상기 십자(+) 그루브에 의하여 제1 서브 부유게이트, 제2 서브 부유게이트, 제3 서브 부유게이트 및 제4 서브 부유게이트로 분할되어 구성될 수 있다.
또한, 본 발명은 부유게이트를 갖는 플래시메모리 셀의 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역을 선택적으로 식각하여 상대적으로 돌출된 핀형 활성영역을 한정하는 트렌치영역들을 형성하는 것을 포함한다. 상기 핀형 활 성영역의 상부영역이 노출되도록, 상기 트렌치영역들의 하부영역에 트렌치소자분리막들을 형성한다. 상기 노출된 핀형 활성영역의 양쪽 측벽들 및 상부면에 터널절연막을 형성한다. 상기 터널절연막의 표면을 덮는 부유게이트패턴을 형성한다. 상기 핀형 활성영역의 상기 상부면 상의 상기 부유게이트패턴을 선택적으로 식각하여 평면도로부터 보여 질 때 십자(+) 그루브를 형성한다. 상기 십자(+) 그루브를 갖는 반도체기판 상에 콘포말한 게이트층간절연막을 형성한다. 상기 게이트층간절연막 상에 제어게이트 도전막을 형성한다. 상기 제어게이트 도전막을 패터닝 하여 상기 그루브를 채우고 상기 핀형 활성영역의 상부를 가로지르는 제어게이트전극을 형성한다. 상기 제어게이트전극을 형성함과 동시에, 상기 게이트층간절연막 및 상기 부유게이트패턴을 연속적으로 패터닝 하여 상기 제어게이트전극 및 상기 핀형 활성영역 사이에 개재된 부유게이트를 형성한다. 이후, 상기 제어게이트전극의 양옆으로 노출된 상기 핀형 활성영역의 다른 일부영역들에 이온주입, 소스/드레인 형성 등과 같은 통상의 공정을 수행하여 플래시메모리 셀을 제조한다.
한편, 상기 십자(+) 그루브를 형성하는 것은, 먼저 상기 터널절연막이 형성된 상기 반도체기판 상에 폴리실리콘막을 증착한 후, 상기 폴리실리콘막 상에 마스크질화막을 형성한다. 이어서, 상기 마스크질화막 및 상기 폴리실리콘막을 패터닝 하여 마스크질화막 패턴 및 부유게이트패턴을 형성한다. 상기 마스크질화막 패턴에 풀백(pull back) 공정을 실시하여 마스크질화막 축소패턴을 형성한다. 상기 풀백 공정은 상기 마스크질화막 패턴을 등방성 식각되게 한다. 상기 마스크질화막 축소패턴이 형성된 상기 반도체기판 상에 그루브마스크산화막을 형성한다. 상기 그루브 마스크산화막을 평탄화 하여 상기 마스크질화막 축소패턴을 노출한다. 상기 마스크질화막 축소패턴을 식각하여 제거한다. 상기 그루브마스크산화막을 식각마스크로 사용하여 상기 부유게이트패턴을 선택적으로 식각하여 일자형(bar type) 그루브를 형성한다. 상기 부유게이트패턴에는 상기 핀형 활성영역 길이 방향으로 일자형(bar type) 그루브가 형성된다. 이어서, 상기 그루브마스크산화막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 그루브마스크산화막 패턴을 형성한다. 상기 포토레지스트 패턴 및 상기 그루브마스크산화막 패턴을 식각마스크로 사용하여 상기 일자형(bar type) 그루브를 가지는 부유게이트패턴에 상기 핀형 활성영역 상을 가로지르는 그루브를 형성한다. 상기 포토레지스트 패턴 및 상기 그루브마스크산화막 패턴을 제거하여 상기 십자(+) 그루브를 완성할 수 있다. 이때 형성되는 십자(+) 그루브의 깊이는 최대 상기 부유게이트패턴을 완전히 리세스 하여 상기 터널절연막이 노출되는 지점까지 형성가능하다. 상기 십자(+) 그루브가 최대 깊이를 가질 때, 상기 부유게이트패턴은 상기 십자(+) 그루브에 의하여 제1 서브 부유게이트패턴, 제2 서브 부유게이트패턴, 제3 서브 부유게이트패턴 및 제4 서브 부유게이트패턴으로 분할될 수 있다.
다른 한편, 상기 부유게이트패턴이 상기 십자(+) 그루브에 의하여 상기 제1 서브 부유게이트패턴, 상기 제2 서브 부유게이트패턴, 상기 제3 서브 부유게이트패턴 및 상기 제4 서브 부유게이트패턴으로 분할된 경우에, 상기 제어게이트전극을 형성할 때 함께 패터닝 되어 형성되는 상기 부유게이트는 제1 서브 부유게이트, 제2 서브 부유게이트, 제3 서브 부유게이트 및 제4 서브 부유게이트로 분할되어 형 성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2 내지 도 18은 본 발명의 실시 예들에 따른 부유게이트를 갖는 플래시메모리 셀 및 그 제조방법들을 설명하기 위한 평면도, 단면도들 및 사시도들이다. 구체적으로, 도 2는 부유게이트를 갖는 플래시메모리 셀을 설명하기 위한 평면도이고, 도 3, 도 5, 도 6, 도 7, 도 8, 도 10, 도 12, 도 14 및 도16은 도 2의 절단선 I-I'에 따라 취해진 공정 단계별 단면도들이다. 또한, 도 4, 도 9, 도 11, 도13, 도 15 및 도 17은 각각 상기 도 3, 도 8, 도 10, 도 12, 도 14 및 도 16에 대한 사시도들이며, 도 18은 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 2, 도 3 및 도 4를 참조하면, 반도체기판(11)의 소정영역을 선택적으로 식각하여 핀(fin) 형의 활성영역(21)을 한정하는 트렌치영역들을 형성한다. 상기 트렌치영역들에 상대적으로 돌출된 상기 핀형 활성영역(21)은 서로 마주보는 제1 및 제2 측벽들(1, 2) 및 이들 사이의 상부면(3)을 갖도록 형성된다. 상기 핀형 활성영역(21)은 상부의 폭(W1)이 하부의 폭(W2)보다 좁은 사다리꼴 모양으로 형성될 수도 있으나, 이하에서는 간략한 도면작성 및 설명을 위하여 상기 핀형 활성영역(21) 상부의 폭(W1) 과 하부의 폭(W2)이 동일하게 형성된 경우를 상정하여 설명한다. 또한 상기 핀형 활성영역(21)의 상부 모서리부분들은 액티브라운딩(active rounding) 공정을 적용하여 둥글게 형성될 수 있다. 상기 액티브라운딩 공정에는 열 산화 방법 또는 습식세정 방법이 적용될 수 있다.
상기 트렌치영역들의 하부영역에 트렌치산화막(22)들 및 트렌치소자분리막(23)들을 형성한다. 상기 트렌치산화막(22)들은, 상기 트렌치영역들을 형성하는 과정에서 발생할 수 있는 상기 반도체기판(11)의 식각 손상된 부분을 회복시키는 목적으로, 열 산화 방법을 이용하여 형성할 수 있다. 또한, 상기 트렌치소자분리막(23)들은 우수한 갭 충진 특성을 보이는 고밀도 플라즈마 산화막으로 상기 트렌치영역들을 충전한 후, 상기 반도체기판(11) 표면에서 상기 핀형 활성영역(21) 양쪽 측벽들(1, 2)의 일정 높이까지만 남도록 상기 고밀도 플라즈마 산화막을 선택적으로 식각하여 형성할 수 있다. 이때, 상기 핀형 활성영역(21)의 제1 측벽(1), 제2 측벽(2) 및 상부면(3)이 상대적으로 돌출된다. 이어서, 상기 제1 측벽(1) 및 상기 제2 측벽(2)에 남아있는 상기 트렌치산화막(22)들을 식각 및 세정 공정을 이용하여 제거한다. 결과적으로, 상기 핀형 활성영역(21)의 상부영역에는 상기 제1 측벽(1), 상기 제2 측벽(2) 및 상기 상부면(3)이 노출된다.
도 2 및 도 5를 참조하면, 상기 노출된 핀형 활성영역(21)의 양쪽 측벽들(1, 2) 및 상부면(3)을 덮는 터널절연막(25)을 형성한다. 상기 터널절연막(25)은 열 산화 방법에 의한 실리콘산화막으로 형성할 수 있다. 다른 방법으로, 상기 터널절연 막(25)은 원자층 증착 방법에 의한 실리콘산화막 또는 고유전막으로 형성할 수도 있다.
도 2 및 도 6을 참조하면, 상기 터널절연막(25)이 형성된 상기 반도체기판(11) 상에 폴리실리콘막을 증착한다. 이어서, 에치백(etch back) 공정을 이용하여 상기 폴리실리콘막의 상부면을 평탄화 시킨다. 상기 평탄화 된 폴리실리콘막 상에 마스크질화막을 증착한다. 상기 마스크질화막은 화학기상증착(chemical vapor deposition; CVD) 방법에 의한 실리콘질화막으로 형성할 수 있다. 다음, 상기 마스크질화막 및 상기 폴리실리콘막을 패터닝하여 마스크질화막 패턴(32) 및 부유게이트패턴(31)을 형성한다. 이때, 상기 부유게이트패턴(31)은 상기 핀형 활성영역(21)의 양쪽 측벽들 및 상부를 덮도록 형성되며 상기 터널절연막(25)에 의하여 절연된다.
도 2 및 도 7을 참조하면, 상기 마스크질화막 패턴(32)에 풀백(pull back) 공정을 실시하여 마스크질화막 축소패턴(32a)을 형성한다. 즉, 상기 부유게이트패턴(31)을 덮고 있는 상기 마스크질화막 패턴(32)에 대한 등방성 식각을 실시한다. 따라서 상기 마스크질화막 패턴(32)은 드러난 모든 표면에서 식각이 이루어져 두께와 폭이 줄어들게(shrink) 된다. 결과적으로, 상기 부유게이트패턴(31) 상의 가운데에는 상기 핀형 활성영역(21) 길이 방향으로 상기 마스크질화막 축소패턴(32a)이 형성된다.
도 2, 도 8 및 도 9를 참조하면, 상기 마스크질화막 축소패턴(32a)이 형성된 상기 반도체기판(11) 상에 그루브마스크산화막(35)을 형성한다. 상기 그루브마스크 산화막(35)은 상기 마스크질화막 축소패턴(32a)에 대하여 식각 선택비를 가지는 물질막으로 형성하는 것이 바람직하다. 예를 들어, 상기 그루브마스크산화막(35)은, 상기 반도체기판(11) 상에 고밀도 플라즈마 산화막을 증착한 후, 상기 고밀도 플라즈마 산화막을 평탄화 하여 형성할 수 있다. 상기 평탄화에는 상기 마스크질화막 축소패턴(32a)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 이용될 수 있다. 이때, 상기 정지막으로 이용된 상기 마스크질화막 축소패턴(32a)의 상부면이 노출된다. 이어서, 상기 마스크질화막 축소패턴(32a)을 제거한다. 예를 들어, 상기 마스크질화막 축소패턴(32a)이 실리콘질화막인 경우에 인산용액(phosphoric acid)을 이용하여 쉽게 제거할 수 있다.
다음, 상기 그루브마스크산화막(35)을 식각마스크로 사용하여 상기 부유게이트패턴(31)을 선택적으로 식각하여 상기 부유게이트패턴(31)의 적어도 일부영역에 일자형(bar type) 그루브(A)를 형성한다. 상기 일자형(bar type) 그루브(A)는 상기 부유게이트패턴(31)의 상부면에 상기 핀형 활성영역(21) 길이 방향으로 형성된다. 이때 형성되는 상기 일자형 그루브(A)의 깊이는 최대 상기 부유게이트패턴(31)을 완전히 리세스 하여 상기 터널절연막(25)이 노출되는 지점까지 형성가능하다. 상기 일자형 그루브(A)가 최대 깊이를 가질 때, 상기 부유게이트패턴(31)은 서로 이격된 제1 서브 부유게이트패턴(31a) 및 제2 서브 부유게이트패턴(31b)으로 분할될 수 있다. 여기서, 상기 일자형 그루브(A)의 깊이가 깊을수록 커플링비(coupling ratio)는 커지게 된다.
도 2, 도 10 및 도 11을 참조하면, 상기 그루브마스크산화막(35) 상에 포토 레지스트 패턴(37)을 형성한다. 상기 포토레지스트 패턴(37)을 이용하여 상기 그루브마스크산화막(35)을 식각하여 그루브마스크산화막 패턴(35a)을 형성한다.이때, 상기 그루브마스크산화막 패턴(35a) 상에는 상기 핀형 활성영역(21) 상을 가로지르는 그루브(B)가 형성된다.
상기 포토레지스트 패턴(37) 과 상기 그루브마스크산화막(35) 사이에 반사방지막(ARC)을 추가로 형성할 수 있다. 상기 반사방지막은 상기 포토레지스트 패턴(37)을 형성할 때 노광되는 빛의 난반사를 줄여주어 미세패턴의 형성을 가능하게 해준다.
도 2, 도 12 및 도 13을 참조하면, 상기 포토레지스트 패턴(37), 상기 반사방지막 및 상기 그루브마스크산화막 패턴(35a)을 식각마스크로 사용하여 상기 일자형(bar type) 그루브(A)가 형성된 부유게이트패턴(31a, 31b)을 선택적으로 식각하여 상기 핀형 활성영역(21) 상을 가로지르는 그루브(B, C)를 형성한다. 이어서, 식각마스크로 사용된 상기 포토레지스트 패턴(37), 상기 반사방지막 및 상기 그루브마스크산화막 패턴(35a)을 제거하여 평면도로부터 보여 질 때 십자(+) 그루브(A, B, C)를 완성한다. 이때 상기 십자(+) 그루브(A, B, C)의 상기 핀형 활성영역(21) 상부에 형성되는 그루브(A, B) 깊이는 최대 상기 부유게이트패턴(31)을 완전히 리세스 하여 상기 터널산화막(25)이 노출되는 지점까지 형성가능하다. 또한, 상기 십자(+) 그루브(A, B, C)의 상기 활성영역(21) 측벽들에 형성되는 그루브(C) 깊이는 최대 상기 부유게이트패턴(31)을 완전히 리세스 하여 상기 터널산화막(25)이 노출되고 상기 트렌치소자분리막(23)들이 노출되는 지점까지 형성가능하다. 상기 십자(+) 그루브(A, B, C)가 최대 깊이를 가질 때, 상기 부유게이트패턴(31)은 서로 이격된 제1 서브 부유게이트패턴(31a), 제2 서브 부유게이트패턴(31b), 제3 서브 부유게이트패턴(31c) 및 제4 서브 부유게이트패턴(31d)으로 분할될 수 있다. 여기서, 상기 십자(+) 그루브(A, B, C)의 깊이가 깊을수록 커플링비(coupling ratio)는 커지게 된다.
도 2, 도 14 및 도 15를 참조하면, 상기 제1 서브 부유게이트패턴(31a), 제2 서브 부유게이트패턴(31b), 제3 서브 부유게이트패턴(31c) 및 제4 서브 부유게이트패턴(31d)을 갖는 상기 반도체기판(11) 상에 콘포말한 게이트층간절연막(39)을 형성한다. 상기 게이트층간절연막(39)은 차례로 적층된 산화막-질화막-산화막(oxide-nitride-oxide; ONO)으로 형성할 수 있다. 이때, 상기 게이트층간절연막(39)의 적어도 일부분은 상기 터널절연막(25) 과 접하도록 형성될 수 있다.
도 2, 도 16, 도 17 및 도 18을 참조하면, 상기 게이트층간절연막(39)이 형성된 상기 반도체기판(11) 전면을 덮는 제어게이트 도전막을 증착한다. 상기 제어게이트 도전막은 폴리실리콘막으로 형성할 수 있다. 이어서, 상기 제어게이트 도전막을 패터닝 하여 상기 십자(+) 그루브(A, B, C)를 채우고 상기 핀형 활성영역(21)의 상부를 가로지르는 제어게이트전극(41)을 형성한다. 상기 제어게이트전극(41)은 상기 게이트층간절연막(39)에 의하여 상기 제1 서브 부유게이트패턴(31a), 상기 제2 서브 부유게이트패턴(31b), 상기 제3 서브 부유게이트패턴(31c) 및 상기 제4 서브 부유게이트패턴(31d)과 절연된다.
상기 제어게이트전극(41)을 형성함과 동시에, 도 17에 도시된바와 같이, 상 기 게이트층간절연막(39), 상기 제1 서브 부유게이트패턴(31a), 상기 제2 서브 부유게이트패턴(31b), 상기 제3 서브 부유게이트패턴(31c), 상기 제4 서브 부유게이트패턴(31d) 및 상기 터널절연막(25)을 함께 식각하여 상기 핀형 활성영역(21)의 다른 일부영역들(21a, 21b)을 노출한다. 결과적으로, 상기 제어게이트전극(41) 과 상기 핀형 활성영역(21) 사이에 상기 게이트층간절연막(39) 및 상기 터널절연막(25)에 의하여 절연되는 부유게이트(31a', 31b', 31c', 31d')가 형성된다. 또한, 상기 십자(+) 그루브(A, B, C)가 최대 깊이를 가질 때, 상기 부유게이트(31a', 31b', 31c', 31d')는 상기 십자(+) 그루브(A, B, C)에 의하여 상기 제1 서브 부유게이트(31a'), 상기 제2 서브 부유게이트(31b'), 상기 제3 서브 부유게이트(31c') 및 상기 제4 서브 부유게이트(31d')로 분할되어 형성된다.
전술한바와 같이 상기 도 18은 상기 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다. 도 18을 참조하면, 상기 반도체기판(11)에 연결되어 형성된 상기 핀형 활성영역(21), 상기 핀형 활성영역(21) 상을 가로지르는 상기 제어게이트전극(41), 상기 핀형 활성영역(21) 과 상기 제어게이트전극(41) 사이에 상기 제2 서브 부유게이트(31b') 및 상기 제3 서브 부유게이트(31c'), 상기 터널절연막(25) 및 상기 게이트층간절연막(39)을 포함하는 게이트구조가 형성된다. 또한, 상기 제어게이트전극(41)의 양옆으로 상기 핀형 활성영역(21)의 다른 일부영역들(21a, 21b)이 노출된다.
이후, 상기 제어게이트전극(41)의 양옆으로 노출된 상기 핀형 활성영역(21)의 다른 일부영역들(21a, 21b)에 이온주입, 소스/드레인 형성 등과 같은 통상의 공 정을 수행하여 부유게이트를 갖는 플래시메모리 셀을 제조할 수 있다.
이제, 도 2 및 도 17을 다시 참조하여 상기 실시 예에 의해 제조된 부유게이트를 갖는 플래시메모리 셀의 구조를 설명하기로 한다.
도 2 및 도 17을 참조하면, 반도체기판(11)의 소정영역에 핀(fin) 형의 활성영역(21)이 제공된다. 상기 핀형 활성영역(21)의 양쪽에 상기 반도체기판(11)이 리세스 되어 형성된 트렌치영역들이 배치된다. 상기 트렌치영역들에 상대적으로 돌출된 상기 핀형 활성영역(21)은 제1 측벽(1), 제2 측벽(2) 및 이들 사이의 상부면(3)을 갖는다. 상기 트렌치영역들의 하부영역에는, 상기 반도체기판(11) 표면에서 상기 핀형 활성영역(21) 양쪽 측벽들(1, 2)의 일정 높이까지, 트렌치소자분리막(23)들로 채워진다. 상기 트렌치영역들의 하부영역이 상기 트렌치소자분리막(23)들로 채워진 후, 상기 트렌치영역들의 상부영역에 노출되는 상기 핀형 활성영역(21)의 상기 제1 측벽(1), 상기 제2 측벽(2) 및 상기 상부면(3)에는 터널절연막(25)으로 덮여진다. 상기 터널절연막(25)으로 덮여진 상기 제1 측벽(1), 상기 제2 측벽(2) 및 상기 상부면(3)을 감싸는 부유게이트(31a', 31b', 31c', 31d')가 배치된다. 상기 부유게이트(31a', 31b', 31c', 31d')는 평면도로부터 보여 질 때 십자(+) 그루브(A, B, C)를 갖는다. 상기 십자(+) 그루브(A, B, C)를 완전히 채우고, 상기 부유게이트('31a', 31b', 31c', 31d')를 덮으며, 상기 핀형 활성영역(21)의 상부를 가로지르는 제어게이트전극(41)이 배치된다. 상기 제어게이트전극(41) 과 상기 부유게이트(31a', 31b', 31c', 31d') 사이에 개재된 게이트층간절연막(39)으로 구성된다.
본 발명의 특징인 상기 십자(+) 그루브(A, B, C)의 최대 깊이는 상기 터널절연막(25)의 상부면 까지 연장될 수 있다. 상기 십자(+) 그루브(A, B, C)가 최대 깊이를 가질 때, 상기 부유게이트(31a', 31b', 31c', 31d')는 상기 십자(+) 그루브(A, B, C)에 의하여 제1 서브 부유게이트(31a'), 상기 제2 서브 부유게이트(31b'), 상기 제3 서브 부유게이트(31c') 및 상기 제4 서브 부유게이트(31d')로 분할되어 구성될 수 있으며, 아울러, 상기 제어게이트전극(41) 과 상기 부유게이트(31a', 31b', 31c', 31d') 간에 개재되는 상기 게이트층간절연막(39)의 유효면적은 크게 증가한다. 반면, 상기 핀형 활성영역(21) 과 상기 부유게이트(31a', 31b', 31c', 31d')간에 개재되는 상기 터널절연막(25)의 유효면적은 감소한다. 이때 상기 십자(+) 그루브(A, B, C)에 채워진 상기 제어게이트전극(41)의 영향으로 상기 핀형 활성영역(21)의 전류량은 동일하게 유지될 수 있다. 결국 상기 터널절연막(25) 과 상기 게이트층간절연막(39)의 정전용량 합에 대한 상기 게이트층간절연막(39)의 정전용량 비로 표현되는 커플링비를 크게 증가시킬 수 있다.
상기 핀형 활성영역(21) 상부 모서리 부분들은 전계집중 현상을 완화하기 위하여 둥근 형태를 가지는 것이 바람직하다. 또한, 상기 트렌치소자분리막(23)과 상기 반도체기판(11) 사이에 트렌치산화막(22)이 더 개재될 수 있다.
상술한 바와 같이 본 발명에 따르면, 부유게이트에 평면도로부터 보여 질 때 십자(+) 그루브가 형성된다. 또한, 상기 십자(+) 그루브를 채우면서 상기 부유게이트를 덮도록 형성된 제어게이트전극이 배치된다. 따라서 상기 제어게이트전극 과 상기 부유게이트 간에 개재되는 게이트층간절연막의 유효면적을 크게 증가시킬 수 있는 반면, 상기 핀형 활성영역 과 상기 부유게이트 간에 개재되는 터널절연막의 유효면적은 감소한다. 이때 상기 십자(+) 그루브에 채워진 상기 제어게이트전극의 영향으로 상기 핀형 활성영역의 전류량은 동일하게 유지될 수 있다. 결과적으로, 상기 터널절연막 과 상기 게이트층간절연막의 정전용량 합에 대한 상기 게이트층간절연막의 정전용량 비로 표현되는 커플링비를 증가시킬 수 있다. 이것은 데이터의 쓰기 및 지우기 효율을 향상시켜주므로 플래시메모리 셀의 저소비전력화, 응답속도 향상 및 집적도 향상을 가능하게 해준다.
Claims (13)
- 반도체기판의 소정영역으로부터 리세스 되어 상대적으로 돌출된 핀형 활성영역을 한정하되, 상기 핀형 활성영역은 서로 마주보는 제1 및 제2 측벽들 및 이들 사이의 상부면을 갖는 트렌치영역;상기 트렌치영역의 하부영역을 채우고 상기 핀형 활성영역의 상부영역을 노출시키는 트렌치소자분리막;상기 노출된 핀형 활성영역의 상기 제1 및 제2 측벽들과 아울러서 상기 상부면을 덮되, 평면도로부터 보여 질 때 십자(+) 그루브를 갖는 부유게이트; 및상기 핀형 활성영역의 상부를 가로지르면서 상기 부유게이트를 덮는 제어게이트전극을 포함하는 플래시메모리 셀.
- 제 1 항에 있어서,상기 부유게이트는 상기 십자(+) 그루브에 의해 서로 이격된 제1 서브 부유게이트, 제2 서브 부유게이트, 제3 서브 부유게이트 및 제4 서브 부유게이트를 포함하는 것을 특징으로 하는 플래시메모리 셀.
- 제 1 항에 있어서,상기 부유게이트 및 상기 핀형 활성영역 사이에 개재된 터널절연막을 더 포함하는 것을 특징으로 하는 플래시메모리 셀.
- 제 1 항에 있어서,상기 제어게이트전극 및 상기 부유게이트 사이에 개재된 게이트층간절연막을 더 포함하되, 상기 게이트층간절연막은 상기 십자(+) 그루브의 내벽을 콘포말하게 덮는 것을 특징으로 하는 플래시메모리 셀.
- 반도체기판의 소정영역을 선택적으로 식각하여 상대적으로 돌출된 핀형 활성영역을 한정하는 트렌치영역을 형성하고,상기 트렌치영역의 하부영역을 채우는 트렌치소자분리막을 형성하여 상기 핀형 활성영역의 상부영역을 노출시키고,상기 노출된 핀형 활성영역의 측벽들 및 상부면을 덮는 터널절연막을 형성하고,상기 터널절연막의 표면을 덮는 부유게이트패턴을 형성하고,상기 부유게이트패턴을 선택적으로 식각하여 평면도로부터 보여 질 때 십자(+) 그루브를 형성하고,상기 십자(+) 그루브를 갖는 반도체기판 상에 콘포말한 게이트층간절연막을 형성하고,상기 게이트층간절연막 상에 제어게이트도전막을 형성하고,상기 제어게이트도전막, 상기 게이트층간절연막 및 상기 부유게이트패턴을 연속적으로 패터닝하여 상기 핀형 활성영역 상부를 가로지르는 제어게이트전극, 상 기 제어게이트전극 및 상기 핀형 활성영역 사이에 개재된 부유게이트를 형성하는 것을 포함하는 플래시메모리 셀의 제조방법.
- 제 5 항에 있어서,상기 십자(+) 그루브는 상기 핀형 활성영역의 측벽들 및 상부면 상의 상기 터널절연막이 노출될 때까지 상기 부유게이트패턴을 선택적으로 식각하는 것을 포함하되, 상기 부유게이트는 상기 십자(+) 그루브에 의해 서로 이격된 제1 서브 부유게이트, 제2 서브 부유게이트, 제3 서브 부유게이트 및 제4 서브 부유게이트를 갖는 플래시메모리 셀의 제조방법.
- 제 5 항에 있어서,상기 십자(+) 그루브를 형성하는 것은,상기 터널절연막이 형성된 상기 반도체기판 상에 폴리실리콘막을 증착하고,상기 폴리실리콘막 상에 마스크질화막을 형성하고,상기 마스크질화막 및 상기 폴리실리콘막을 패터닝 하여 마스크질화막 패턴 및 부유게이트패턴을 형성하고,상기 마스크질화막 패턴에 풀백(pull back) 공정을 실시하여 마스크질화막 축소패턴을 형성하고,상기 마스크질화막 축소패턴이 형성된 상기 반도체기판 상에 그루브마스크산화막을 형성하고,상기 그루브마스크산화막을 평탄화 하여 상기 마스크질화막 축소패턴을 노출하고,상기 마스크질화막 축소패턴을 식각하여 제거하고,상기 그루브마스크산화막을 식각마스크로 사용하여 상기 부유게이트패턴을 선택적으로 식각하여 상기 핀형 활성영역의 길이방향으로 일자형(bar type) 그루브를 형성하고,상기 그루브마스크산화막을 패터닝하여 그루브마스크산화막 패턴을 형성하고,상기 그루브마스크산화막 패턴을 식각마스크로 사용하여 상기 일자형(bar type) 그루브를 가지는 부유게이트패턴을 선택적으로 식각하여 상기 핀형 활성영역 상을 가로지르는 그루브를 형성하고,상기 그루브마스크산화막 패턴을 제거하여 상기 십자(+) 그루브를 형성하는 것을 포함하는 플래시메모리 셀의 제조방법.
- 제 5 항에 있어서,상기 식각된 반도체기판 과 상기 트렌치소자분리막 사이에 트렌치산화막을 형성하는 것을 더 포함하는 플래시메모리 셀의 제조방법.
- 제 5 항에 있어서,상기 핀형 활성영역의 상부 모서리 부분들은 액티브라운딩(active rounding) 공정을 이용하여 둥글게 형성하는 것을 포함하는 플래시메모리 셀의 제조방법.
- 제 5 항에 있어서,상기 게이트층간절연막은 차례로 적층된 산화막-질화막-산화막(oxide - nitride - oxide; ONO)으로 형성하는 것을 특징으로 하는 플래시메모리 셀의 제조방법.
- 제 7 항에 있어서,상기 그루브마스크산화막은 고밀도 플라즈마 산화막으로 형성하는 것을 특징으로 하는 플래시메모리 셀의 제조방법.
- 삭제
- 제 5 항에 있어서,상기 제어게이트전극은 상기 십자(+) 그루브를 채우도록 형성하는 플래시메모리 셀의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040039374A KR100875737B1 (ko) | 2004-05-31 | 2004-05-31 | 부유게이트를 갖는 플래시메모리 셀 및 그 제조방법 |
| US11/121,887 US7371638B2 (en) | 2004-05-24 | 2005-05-04 | Nonvolatile memory cells having high control gate coupling ratios using grooved floating gates and methods of forming same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040039374A KR100875737B1 (ko) | 2004-05-31 | 2004-05-31 | 부유게이트를 갖는 플래시메모리 셀 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050114153A KR20050114153A (ko) | 2005-12-05 |
| KR100875737B1 true KR100875737B1 (ko) | 2008-12-24 |
Family
ID=37288541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040039374A KR100875737B1 (ko) | 2004-05-24 | 2004-05-31 | 부유게이트를 갖는 플래시메모리 셀 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100875737B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101202709B1 (ko) | 2011-03-22 | 2012-11-19 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100792384B1 (ko) | 2005-12-27 | 2008-01-09 | 주식회사 하이닉스반도체 | 5 채널 핀 트랜지스터 및 그 제조 방법 |
| JP4791868B2 (ja) * | 2006-03-28 | 2011-10-12 | 株式会社東芝 | Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ |
-
2004
- 2004-05-31 KR KR1020040039374A patent/KR100875737B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101202709B1 (ko) | 2011-03-22 | 2012-11-19 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US8921912B2 (en) | 2011-03-22 | 2014-12-30 | SK Hynix Inc. | Nonvolatile memory device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050114153A (ko) | 2005-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7371638B2 (en) | Nonvolatile memory cells having high control gate coupling ratios using grooved floating gates and methods of forming same | |
| KR100496891B1 (ko) | 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법 | |
| KR100605499B1 (ko) | 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 | |
| KR100663366B1 (ko) | 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자 | |
| KR100621628B1 (ko) | 비휘발성 기억 셀 및 그 형성 방법 | |
| KR100605104B1 (ko) | 핀-펫 소자 및 그 제조 방법 | |
| KR100739653B1 (ko) | 핀 전계 효과 트랜지스터 및 그 제조 방법 | |
| KR100645065B1 (ko) | 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리장치 및 그 형성 방법 | |
| KR100763337B1 (ko) | 매립 게이트 라인을 갖는 반도체소자 및 그 제조방법 | |
| US7087966B1 (en) | Double-Gate FETs (field effect transistors) | |
| KR100655435B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| US7508048B2 (en) | Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby | |
| US7951670B2 (en) | Flash memory cell with split gate structure and method for forming the same | |
| KR100629356B1 (ko) | 필라 패턴을 갖는 플래시메모리소자 및 그 제조방법 | |
| JP2009049403A (ja) | 不揮発性メモリ素子及びその製造方法 | |
| KR20090017842A (ko) | 부유게이트를 갖는 비휘발성 메모리소자의 형성방법 및관련된 소자 | |
| US7514741B2 (en) | Nonvolatile semiconductor memory device and related method | |
| KR100764746B1 (ko) | 비휘발성 메모리 장치 및 그의 제조방법 | |
| KR20080099460A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| US6984559B2 (en) | Method of fabricating a flash memory | |
| KR100541054B1 (ko) | 하드마스크 스페이서를 채택하여 3차원 모오스 전계효과트랜지스터를 제조하는 방법 | |
| KR100655283B1 (ko) | 이이피롬 장치 및 그 제조 방법 | |
| JP2008010817A (ja) | ナンドフラッシュメモリ素子の製造方法 | |
| KR100875737B1 (ko) | 부유게이트를 갖는 플래시메모리 셀 및 그 제조방법 | |
| KR100598092B1 (ko) | 플래시 메모리 및 그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121130 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20131129 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |