JP4791868B2 - Fin−NAND型フラッシュメモリ - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 256
- 238000007667 floating Methods 0.000 claims description 111
- 239000004065 semiconductor Substances 0.000 description 31
- 239000000758 substrate Substances 0.000 description 26
- 238000012546 transfer Methods 0.000 description 21
- 101000739175 Trichosanthes anguina Seed lectin Proteins 0.000 description 20
- 238000000034 method Methods 0.000 description 15
- 238000009826 distribution Methods 0.000 description 14
- 230000008569 process Effects 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 6
- 239000000470 constituent Substances 0.000 description 4
- 239000002184 metal Chemical group 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
本発明の例では、Fin−FETからなるロジック回路との混載に適した構造のFin型メモリセルとして、フィン形状のアクティブエリアの側面に沿うフローティングゲート電極と、フローティングゲート電極に対してアクティブエリアの長手方向に配置され、フローティングゲート電極を挟み込む2つのコントロールゲート電極とからなる構造を提案する。
次に、最良と思われるいくつかの実施の形態について説明する。
図1及び図2は、本発明の例に関わるFin型メモリセルの基本構造を示している。
本発明の例に関わるFin型メモリセルは、メモリセルアレイのタイプ、例えば、NAND型、NOR型、NANO型、3Tr−NAND型などによらず、様々な不揮発性半導体メモリに適用可能であるが、以下では、代表例として、本発明の例に関わるFin型メモリセルをNAND型フラッシュメモリに適用した場合について説明する。
図6は、Fin−NAND型フラッシュメモリの全体図を示している。
ブロック構成としては、Fin−NAND型フラッシュメモリは、通常のNAND型フラッシュメモリと何ら変わるところがない。
本発明の例に関わるFin−NAND型フラッシュメモリのセルユニットの構造(レイアウト)について説明する。
図8は、セルユニットのレイアウトの第1例を示している。
図9は、セルユニットのレイアウトの第2例を示している。
第2例は、第1例の変形例である。
図10は、セルユニットのレイアウトの第3例を示している。
第3例は、第1例のレイアウトに、さらに、ワード線、セレクトゲート線、ソース線及びビット線のレイアウトを追加したものである。セルユニットのレイアウトは、第1例と同じである。
図12は、セルユニットのレイアウトの第4例を示している。
図17は、セルユニットのレイアウトの第5例を示している。
図18は、セルユニットのレイアウトの第6例を示している。
第6例は、第5例の変形例である。
図19は、セルユニットのレイアウトの第7例を示している。
第7例は、第5例のレイアウトに、さらに、ワード線、セレクトゲート線、ソース線及びビット線のレイアウトを追加したものである。
本発明の例に関わるFin−NAND型フラッシュメモリの基本動作について説明する。
図25は、ライト動作時のセルユニット内の電位関係を示している。
図26は、リード動作時のセルユニット内の電位関係を示している。
図27は、イレーズ動作時のセルユニット内の電位関係を示している。
現行のNAND型フラッシュメモリでは、例えば、メモリセルの閾値分布を−1V〜3Vの範囲内で設定する場合、その範囲内に4つの閾値分布を設けて多値化(00),(01),(10),(11)する。一方、メモリセルの閾値分布を0V〜1Vの範囲内で設定する場合、その範囲内に2つの閾値分布を設けて2値タイプとする。本発明の例に関わるFin型メモリセルでは、このような現行のNAND型フラッシュメモリに対応させて仕様を決定することが可能である。
上述のFin−NAND型フラッシュメモリでは、1つのアクティブエリア内には、カラム方向に複数のセルユニットが形成されるが、ロウ方向には1つのセルユニットのみが形成される。
多値タイプについては、例えば、2値タイプと同様に、図6に示すようなブロック構成となる。また、メモリセルアレイは、図7に示すようになる。
図28及び図29は、本発明の例に関わる多値Fin−NAND型フラッシュメモリのメモリセルの基本構造を示している。
本発明の例に関わる多値Fin−NAND型フラッシュメモリのセルユニットの構造(レイアウト)について説明する。
図30は、セルユニットのレイアウトの第1例を示している。
図31は、セルユニットのレイアウトの第2例を示している。
第2例は、第1例の変形例である。
図32及び図33は、セルユニットのレイアウトの第3例を示している。
第3例は、第1例のレイアウトに、さらに、ワード線、セレクトゲート線、ソース線及びビット線のレイアウトを追加したものである。
本発明の例に関わる多値Fin−NAND型フラッシュメモリの基本動作について説明する。
まず、Fin型メモリセルの初期状態、即ち、イレーズ状態は、“0”であるものとする。この場合、例えば、アクティブエリアAAを間に挟んで互いに対向する2つのFin型メモリセルMCi,MC(i+1)についてみると、データ値は、“00”である。
図44は、リード動作時のセルユニット内の電位関係を示している。
多値タイプのイレーズ動作は、例えば、複数のFin型メモリセルに対して一括して行われる。この場合の電位関係は、図27に示すイレーズ動作と特に変わりはないため、ここでは、その説明については、省略する。
以上の説明は、多値NAND型フラッシュメモリについて行ったが、図28及び図29に示す基本構造のFin型メモリセルは、NAND型以外のメモリセルアレイ構造、例えば、NOR型、NANO型、3Tr−NAND型などのメモリセルアレイ構造にも適用可能である。
本発明の例に関わるFin型メモリセルは、Fin−FETからなるロジック回路を有するシステムLSI内に混載するのに最も適している。
本発明の例によれば、Fin−FETからなるロジック回路との混載に適した構造のFin−NAND型フラッシュメモリを実現できる。
Claims (8)
- 第1方向に並び、前記第1方向に直交する第2方向に延び、フィン形状を有する第1及び第2アクティブエリアと、前記第1アクティブエリアの前記第1方向にある第1側面に沿い、前記第2方向に交互に配置される複数の第1フローティングゲート電極及び複数の第1コントロールゲート電極と、前記第2アクティブエリアの前記第1方向にある第2側面に沿い、前記第2方向に交互に配置される複数の第2フローティングゲート電極及び複数の第2コントロールゲート電極と、前記第1アクティブエリアの前記第1側面とは反対側の前記第1方向にある第3側面に沿い、前記第2方向に交互に配置される複数の第3フローティングゲート電極及び複数の第3コントロールゲート電極と、前記第2アクティブエリアの前記第2側面とは反対側の前記第1方向にある第4側面に沿い、前記第2方向に交互に配置される複数の第4フローティングゲート電極及び複数の第4コントロールゲート電極とを具備し、
前記複数の第1フローティングゲート電極のうちの1つとそれに隣り合う位置に配置される2つの第1コントロールゲート電極とにより第1Fin型メモリセルを構成し、前記複数の第2フローティングゲート電極のうちの1つとそれに隣り合う位置に配置される2つの第2コントロールゲート電極とにより第2Fin型メモリセルを構成し、
前記第1アクティブエリア上の1つの第1Fin型メモリセルの第1コントロールゲート電極に接続されるワード線は、その1つの第1Fin型メモリセルよりも前記第2方向にある前記第2アクティブエリア上の1つの第2Fin型メモリセルの第2コントロールゲート電極に接続され、
前記複数の第3フローティングゲート電極のうちの1つとそれに隣り合う位置に配置される2つの第3コントロールゲート電極とにより第3Fin型メモリセルを構成し、前記複数の第4フローティングゲート電極のうちの1つとそれに隣り合う位置に配置される2つの第4コントロールゲート電極とにより第4Fin型メモリセルを構成し、
前記第1アクティブエリア上の1つの第3Fin型メモリセルの第3コントロールゲート電極に接続されるワード線は、その1つの第3Fin型メモリセルよりも前記第2方向にある前記第2アクティブエリア上の1つの第4Fin型メモリセルの第4コントロールゲート電極に接続される
ことを特徴とするFin−NAND型フラッシュメモリ。 - 前記第1乃至第4Fin型メモリセルは、それぞれ独立にデータを記憶することを特徴とする請求項1に記載のFin−NAND型フラッシュメモリ。
- 前記複数の第1フローティングゲート電極及び前記複数の第1コントロールゲート電極により第1NANDストリングを構成し、前記複数の第2フローティングゲート電極及び前記複数の第2コントロールゲート電極により第2NANDストリングを構成し、前記複数の第3フローティングゲート電極及び前記複数の第3コントロールゲート電極により第3NANDストリングを構成し、前記複数の第4フローティングゲート電極及び前記複数の第4コントロールゲート電極により第4NANDストリングを構成することを特徴とする請求項1に記載のFin−NAND型フラッシュメモリ。
- 前記第1及び第3NANDストリングは、前記第1アクティブエリアの前記第2方向の2つの端部にそれぞれ1つずつ配置される2つの第1セレクトゲートトランジスタを備え、前記第2及び第4NANDストリングは、前記第2アクティブエリアの前記第2方向の2つの端部にそれぞれ1つずつ配置される2つの第2セレクトゲートトランジスタを備えることを特徴とする請求項3に記載のFin−NAND型フラッシュメモリ。
- 前記2つの第1セレクトゲートトランジスタのうちの1つは、前記第1アクティブエリア上の前記第2方向に延びる第1ビット線に接続され、前記2つの第2セレクトゲートトランジスタのうちの1つは、前記第2アクティブエリア上の前記第2方向に延びる第2ビット線に接続され、前記第1ビット線は、前記第1アクティブエリアの上面に接続され、前記第2ビット線は、前記第2アクティブエリアの上面に接続されることを特徴とする請求項4に記載のFin−NAND型フラッシュメモリ。
- 前記第1Fin型メモリセルの2つの第1コントロールゲート電極は、異なるワード線に接続され、前記第2Fin型メモリセルの2つの第2コントロールゲート電極は、異なるワード線に接続され、前記第3Fin型メモリセルの2つの第3コントロールゲート電極は、異なるワード線に接続され、前記第4Fin型メモリセルの2つの第4コントロールゲート電極は、異なるワード線に接続されることを特徴とする請求項1に記載のFin−NAND型フラッシュメモリ。
- 前記第1アクティブエリアの前記第1側面上の第1コントロールゲート電極が接続されるワード線は、前記第1アクティブエリアの前記第3側面上の第3コントロールゲート電極が接続されるワード線よりも高い位置に存在し、前記第2アクティブエリアの前記第2側面上の第2コントロールゲート電極が接続されるワード線は、前記第2アクティブエリアの前記第4側面上の第4コントロールゲート電極が接続されるワード線よりも高い位置に存在することを特徴とする請求項1に記載のFin−NAND型フラッシュメモリ。
- 前記ワード線を駆動するワード線ドライバは、前記第1乃至第4Fin型メモリセルを含むメモリセルアレイの前記第1方向の2つの端部及び前記メモリセルアレイの前記第2方向の2つの端部にそれぞれ配置されることを特徴とする請求項1乃至7のいずれか1項に記載のFin−NAND型フラッシュメモリ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006087783A JP4791868B2 (ja) | 2006-03-28 | 2006-03-28 | Fin−NAND型フラッシュメモリ |
KR1020070020158A KR100854547B1 (ko) | 2006-03-28 | 2007-02-28 | 핀 타입 메모리 셀 및 핀-nand 타입 플래쉬 메모리 |
US11/723,335 US20070247906A1 (en) | 2006-03-28 | 2007-03-19 | Fin type memory cell |
KR1020080042706A KR100854548B1 (ko) | 2006-03-28 | 2008-05-08 | 반도체 메모리 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006087783A JP4791868B2 (ja) | 2006-03-28 | 2006-03-28 | Fin−NAND型フラッシュメモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007266209A JP2007266209A (ja) | 2007-10-11 |
JP4791868B2 true JP4791868B2 (ja) | 2011-10-12 |
Family
ID=38619341
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006087783A Expired - Fee Related JP4791868B2 (ja) | 2006-03-28 | 2006-03-28 | Fin−NAND型フラッシュメモリ |
Country Status (3)
Country | Link |
---|---|
US (1) | US20070247906A1 (ja) |
JP (1) | JP4791868B2 (ja) |
KR (2) | KR100854547B1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11778808B2 (en) | 2021-04-05 | 2023-10-03 | Kioxia Corporation | Semiconductor memory device |
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---|---|---|---|---|
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2006
- 2006-03-28 JP JP2006087783A patent/JP4791868B2/ja not_active Expired - Fee Related
-
2007
- 2007-02-28 KR KR1020070020158A patent/KR100854547B1/ko not_active IP Right Cessation
- 2007-03-19 US US11/723,335 patent/US20070247906A1/en not_active Abandoned
-
2008
- 2008-05-08 KR KR1020080042706A patent/KR100854548B1/ko not_active IP Right Cessation
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---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
KR100854548B1 (ko) | 2008-08-26 |
KR20070097307A (ko) | 2007-10-04 |
KR20080047338A (ko) | 2008-05-28 |
US20070247906A1 (en) | 2007-10-25 |
JP2007266209A (ja) | 2007-10-11 |
KR100854547B1 (ko) | 2008-08-26 |
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Legal Events
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A131 | Notification of reasons for refusal |
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|
A977 | Report on retrieval |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |