KR100854548B1 - 반도체 메모리 - Google Patents

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Abstract

본 발명의 일례에 따른 핀-타입 메모리 셀은 핀-형상 활성 영역(AA), 핀-형상 활성 영역(AA)의 측면 표면을 따라 있는 부유 게이트(FG), 및 핀-형상 활성 영역(AA)의 세로 방향으로 정렬되어 있고 부유 게이트(FG)를 사이에 두고 있는 2개의 제어 게이트 전극(CG)을 포함한다.
핀 타입 메모리 셀, 핀 타입 활성 영역, 제어 게이트 전극, 부유 게이트

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 발명은 핀-형상 활성 영역에 형성되는 핀 타입 메모리 셀에 관한 것이다.
하나의 칩에 하나의 시스템을 실현하는 시스템 LSI는 전자 장비가 소형화되는 동안에 널리 주목받은 기술이다. 예를 들어, IC 카드에 실장된 시스템 LSI에서, 로직 회로 및 비휘발성 반도체 메모리 등의 블록은 하나의 칩에 혼합 실장(mixed-mounted)되어 있다.
여기에서, 로직 회로와 비휘발성 반도체 메모리 간의 프로세스의 일관성이라는 한가지 문제가 있다. 예를 들어, 로직 회로에 사용하기 위한 CMOS 프로세스와 비휘발성 반도체 메모리에 사용하기 위한 메모리 프로세스는 서로 부합하지 않는 많은 부분(CMOS 회로의 게이트 절연막과 메모리 셀의 터널 산화물막 간의 막 형성 방법의 불일치, 기타 등등)이 있다. 따라서, 프로세스가 복잡하게 된다는 문제점이 있다.
이러한 실제 상황을 고려하여, CMOS-메모리 혼합 실장 프로세스에 관한 기술에 대해, 지금까지 미국 특허 제6,853,583에 개시된 기술 등의 어떤 효과적인 기술이 제안되었다.
그런데, 최근에, 핀-FET가 포스트-MOSFET의 주된 후보로서 널리 주목받고 있다. 핀-FET는 핀 형상을 갖는 활성 영역에 형성되는 MOSFET이며, 예를 들어, 핀-FET를 시스템 LSI에서의 로직 회로에 적용하는 것이 연구되고 있다.
이 경우에, 로직 회로와 비휘발성 반도체 메모리 간의 프로세스의 일관성을 고려해야 한다. 시스템 LSI에서의 비휘발성 반도체 메모리도 역시 핀 타입 메모리 셀로 구성되는 경우, 시스템 LSI의 제조 비용이 프로세스의 단순화로 인해 효과적으로 감소된다.
곧이어, 예를 들어 일본 공개 특허 제2005-243709호는 핀 타입 메모리 셀로 이루어진 비휘발성 반도체 메모리를 제안하였다. 그렇지만, 여기에 제안된 기술에서는, 현재의 비휘발성 반도체 메모리의 메모리 셀과 같이, 핀 타입 메모리 셀이 적층 게이트 구조를 갖는다. 그 결과, 프로세스의 단순화로 인한 제조 비용의 급속한 감소를 달성할 수 없다.
(1) 핀 타입 메모리 셀
본 발명의 일 양태에 따른 핀 타입 메모리 셀은, 핀-형상 활성 영역, 상기 활성 영역의 측면 표면을 따라 있는 부유 게이트, 및 상기 부유 게이트에 대한 상기 활성 영역의 세로 방향을 따라 배열되고 상기 부유 게이트를 사이에 두고 있는 2개의 제어 게이트 전극을 포함한다.
본 발명의 일 양태에 따른 핀 타입 메모리 셀은, 핀-형상 활성 영역, 상기 활성 영역의 제1 측면 표면을 따라 배열된 제1 부유 게이트, 상기 활성 영역의 제1 측면 표면 반대쪽의 제2 측면 표면을 따라 배열된 제2 부유 게이트, 상기 제1 부유 게이트에 대한 상기 활성 영역의 세로 방향을 따라 배열되고 상기 제1 부유 게이트를 사이에 두고 있는 제1 및 제2 제어 게이트 전극, 및 상기 제2 부유 게이트에 대한 상기 활성 영역의 세로 방향을 따라 배열되고 상기 제2 부유 게이트를 사이에 두고 있는 제3 및 제4 제어 게이트 전극을 포함한다.
(2) 핀-NAND 타입 플래쉬 메모리
본 발명의 일 양태에 따른 핀-NAND 타입 플래쉬 메모리는, 핀-형상 활성 영역, 상기 활성 영역의 측면 표면을 따라 그의 세로 방향으로 교대로 배열되어 있는 부유 게이트들 및 제어 게이트 전극들, 및 상기 부유 게이트들 중 하나와 상기 하나의 부유 게이트에 상호 인접한 위치에 배열된 2개의 제어 게이트 전극으로 이루어진 핀 타입 메모리 셀을 포함한다.
본 발명의 일 양태에 따른 핀-NAND 타입 플래쉬 메모리(2-레벨)는, 핀-형상 활성 영역, 상기 활성 영역의 제1 측면 표면을 따라 그의 세로 방향으로 교대로 배열되어 있는 제1 부유 게이트들 및 제1 제어 게이트 전극들, 상기 활성 영역의 상기 제1 측면 표면의 반대쪽에 있는 제2 측면 표면을 따라 그의 세로 방향으로 교대 로 배열되어 있는 제2 부유 게이트들 및 제2 제어 게이트 전극들, 및 상기 하나의 제1 부유 게이트에 상호 인접한 위치에 배열된 2개의 제1 제어 게이트 전극 및 상기 제1 부유 게이트들 중 하나, 및 상기 하나의 제2 부유 게이트에 상호 인접한 위치에 배열된 2개의 제2 제어 게이트 전극 및 상기 제2 부유 게이트들 중 하나로 이루어진 핀 타입 메모리 셀을 포함한다.
본 발명의 일 양태에 따른 핀-NAND 타입 플래쉬 메모리(다중-레벨)는, 핀-형상 활성 영역, 상기 활성 영역의 제1 측면 표면을 따라 그의 세로 방향으로 교대로 배열되어 있는 제1 부유 게이트들 및 제1 제어 게이트 전극들, 상기 활성 영역의 상기 제1 측면 표면의 반대쪽에 있는 제2 측면 표면을 따라 그의 세로 방향으로 교대로 배열되어 있는 제2 부유 게이트들 및 제2 제어 게이트 전극들, 상기 하나의 제1 부유 게이트에 상호 인접한 위치에 배열된 2개의 제1 제어 게이트 전극 및 상기 제1 부유 게이트들 중 하나로 이루어진 제1 핀 타입 메모리 셀, 및 상기 하나의 제2 부유 게이트에 상호 인접한 위치에 배열된 2개의 제2 제어 게이트 전극 및 상기 제2 부유 게이트들 중 하나로 이루어진 제2 핀 타입 메모리 셀을 포함한다.
(3) 반도체 메모리(경사 워드 라인)
본 발명의 일 양태에 따른 반도체 메모리는, 어레이 형상에서 서로에 직교인 제1 및 제2 방향으로 배열되어 있는 메모리 셀들로 이루어진 메모리 셀 어레이, 및 상기 메모리셀들의 게이트에 연결되어 있고 상기 제1 및 제2 방향 사이의 제3 방향으로 뻗어 있는 워드 라인을 포함하며, 상기 워드 라인들 중 하나에 공통으로 연결된 상기 메모리 셀들은 상기 제3 방향으로 배열되어 있다.
본 발명에 따르면, 핀-FET로 구성된 로직 회로를 갖는 혼합 실장을 위한 적당한 구조를 갖는 핀 타입 메모리 셀이 실현될 수 있다.
본 발명의 일 양태의 핀 타입 메모리 셀에 대해 이하에서 첨부 도면을 참조하여 상세히 기술한다.
1. 개요
본 발명의 예에서, 이하의 구조는 핀-FET로 이루어진 로직 회로와 핀 타입 메모리 셀의 혼합 실장을 위한 적당한 구조를 갖는 핀 타입 메모리 셀로서 제안된 것이다. 이 구조는 핀-형상 활성 영역의 측면 표면을 따라 있는 부유 게이트 및 이 부유 게이트에 대한 상기 활성 영역의 세로 방향으로 배열되고 이 부유 게이트를 사이에 두고 있는 2개의 제어 게이트 전극으로 이루어져 있다.
이러한 구조에 따르면, 핀 타입 메모리 셀은 적층 게이트 구조를 갖지 않는다. 즉, 핀-FET의 게이트 전극과 같이, 한 번의 누적 단계와 한번의 리쏘그라피 단계로 부유 게이트 및 제어 게이트 전극을 형성할 수 있으며, 따라서 제조 프로세스의 단순화로 인한 제조 비용의 급속한 감소를 달성할 수 있다.
게다가, 부유 게이트는 2개의 제어 게이트 전극 사이에 끼여 있으며, 따라서 부유 게이트의 전위가 이들 제어 게이트 전극에 의해 제어된다. 이 때문에, 부유 게이트의 전위를 정확하게 제어하는 것이 가능하게 되고, 그 결과 핀 타입 메모리 셀의 동작 안정성이 개선된다.
게다가, 부유 게이트의 전위를 정확하게 제어할 수 있는 결과로서, 핀 타입 메모리 셀의 문턱 전압의 변동이 감소되고, 핀 타입 메모리 셀에 저장될 데이터의 문턱값 분포의 형상이 예리하게 될 수 있다. 따라서, 전원 전압의 저하를 달성할 수 있고, 그 결과 저전력 소모의 실현 및 주변 회로를 구성하는 핀-FET의 파손의 방지를 달성할 수 있다. 게다가, 핀 타입 메모리 셀에 저장된 복수의 데이터 항목의 큰 신호비를 채택하는 것이 가능하기 때문에, 판독 데이터의 값을 판단하는 경우에 사용되는 판독 여유가 크게 된다.
2. 실시예
이어서, 가장 양호한 경우로서 생각되는 어떤 실시예들에 대해 기술한다.
(1) 기본 구조
도 1 및 도 2는 본 발명의 일 실시예에 따른 핀 타입 메모리 셀의 기본 구조를 나타낸 것이다.
핀 타입 메모리 셀(MC)은 반도체 기판(1) 상의 핀-형상 활성 영역(AA)에 형성된다. 활성 영역(AA)의 세로 방향은 컬럼 방향이고, 로우 방향에서의 활성 영역(AA)의 두께는 Taa로 설정되어 있다.
부유 게이트(FG)는 활성 영역(AA)의 측면 표면을 따라 배열되어 있다. 부유 게이트(FG)와 활성 영역(AA) 사이에, 예를 들어, 실리콘 산화물로 이루어진 터널 절연막(2)이 배열되어 있다.
부유 게이트(FG)를 사이에 두고 있는 2개의 제어 게이트 전극(CG)은 부유 게이트(FG)에 대한 활성 영역(AA)의 세로 방향으로 배열되어 있다.
이 실시예에서, 하나의 핀 타입 메모리 셀(MC)은 활성 영역(AA)의 양쪽 측면 표면에 배열된 부유 게이트(FG), 및 로우 방향으로 활성 영역(AA)의 양쪽에 걸쳐 있게 실장된 2개의 다리-형상의 제어 게이트 전극(CG)으로 이루어져 있다.
제어 게이트 전극(CG)처럼, 동일한 데이터가 활성 영역(AA)의 양쪽 측면 표면에 각각 배열된 부유 게이트(FG)들에 저장되어 있기 때문에, 이 둘을 연결함으로써 다리 형상이 채택될 수 있다.
그렇지만, 부유 게이트(FG)가 다리 형상으로 되어 있다면, 어떤 경우에 활성 영역(AA)의 상부 코너 부분에 전계의 집중으로 인한 누설 전류가 발생될 수 있다. 이 때문에, 활성 영역(AA)의 양쪽 측면 표면에 있는 부유 게이트(FG)는 서로 분리되어 있다.
이 실시예의 경우에, 부유 게이트(FG) 및 제어 게이트 전극(CG)이 각각 활성 영역(AA)의 양쪽 측면 표면에 배열되어 있지만, 이들 전극은 활성 영역(AA)의 단지 한쪽 측면에만 배열될 수도 있다.
제어 게이트 전극(CG)에 있어서, 부유 게이트(FG)처럼, 각각의 제어 게이트 전극(CG)은 다리 형상을 채택하지 않고 독립적으로 활성 영역(AA)의 한쪽 측면 표면에 배열될 수도 있다. 그렇지만, 이 경우에, 이들을 서로 연결시키는 워드 라인이 제어 게이트 전극(CG) 상에 배열된다.
도 3은 핀 타입 메모리 셀 상에 발생되는 용량성 결합을 나타낸 것이다.
본 발명의 일 실시예에 따른 핀 타입 메모리 셀의 특징들 중 하나는 2개의 제어 게이트 전극(CG)이 부유 게이트(FG)를 사이에 두고 있도록 배열되어 있고 부 유 게이트(FG)의 전위가 이들 2개의 제어 게이트 전극(CG)을 제어하도록 되어 있다는 것이다.
따라서, 부유 게이트(FG)의 전위를 정확하게 제어하는 것이 가능하게 되며, 그에 따라 핀 타입 메모리 셀의 동작 안정성이 개선된다.
여기서, 활성 영역(AA)과 부유 게이트(FG) 간에 발생되는 커패시턴스(Cox)는 εox(Lg×Th)/Tox로 표현되며, 부유 게이트(FG)와 제어 게이트 전극(CG) 사이에 발생되는 커패시턴스(2Cipd)는 2εipd(Wg×Th)/Tipd로서 표현된다.
Lg가 컬럼 방향에서의 부유 게이트(FG)의 폭이고, Th가 부유 게이트(FG)의 높이(도 2 참조)이며, Tox가 터널 절연막의 두께이고, Wg가 로우 방향에서의 부유 게이트(FG)의 폭이며, Tipd가 부유 게이트(FG)와 제어 게이트 전극(CG) 사이의 절연막의 두께, 즉 인터폴리 유전체(inter poly-dielectric)의 두께이고, εox가 터널 절연막의 고유 유전 상수(specific dielectric constant)이며, εipd가 인터폴리 유전체의 고유 유전 상수인 것으로 한다.
설명의 용이함을 위해, 터널 절연막의 고유 유전 상수
Figure 112008032770810-pat00001
가 인터폴리 유전체의 고유 유전 상수 εipd와 같고, 활성 영역(AA)과 부유 게이트(FG) 간에 발생되는 커패시턴스 및 부유 게이트(FG)와 제어 게이트 전극(CG) 간의 커패시턴스 간의 용량성 결합비가 0.5인 것으로 가정한다. 이 경우에, 2Wg/Tipd = Lg/Tox의 관계가 성립한다.
물론, 커패시턴스 결합비가 0.5보다 큰 것이, 즉 2Wg/Tipd > Lg/Tox이 허용될 수 있다.
도 4는 부유 게이트(FG)의 전위(Vfg)와 제어 게이트 전극(CG)의 전위(Vcg) 사이의 관계를 나타낸 것이다.
부유 게이트(FG)의 전위(Vfg)가 2개의 제어 게이트 전극(CG)에 의해 제어되는 경우, 부유 게이트(FG)의 전위(Vfg)는, 부유 게이트(FG)의 전위가 하나의 제어 게이트 전극(CG)에 의해 제어되는 종래의 경우에 비해, 제어 게이트 전극(CG)의 전위(Vcg)에 가깝게 될 수 있다.
도 5는 핀 타입 메모리 셀의 크기의 예를 나타낸 것이다.
크기 판정의 기초가 되는 기술 노드가 10 nm인 것으로 가정하면, 활성 영역(AA)의 폭(Taa)를 30 nm로, 부유 게이트(FG)의 평면 크기(Wg x Lg)를 20 nm x 20 nm로, 또한 터널 절연막의 두께(Tox) 및 인터폴리 유전체의 두께(Tipd)를 각각 10 nm로 설정할 수 있다.
제어 게이트 전극(CG)의 평면 크기에 있어서, 컬럼 방향에서의 폭을 10 nm로 설정함으로써 셀 크기의 감소를 달성하는 것이 가능하다.
유의할 점은 시스템 LSI에 필요한 비휘발성 반도체 메모리의 기술 노드 또는 메모리 용량을 고려함으로써 메모리 셀 크기가 자유롭게 변경될 수 있다는 것이다.
(2) 핀-NAND 타입 플래쉬 메모리
본 발명의 일 실시예에 따른 핀 타입 메모리 셀은, 예를 들어, NAND 타입, NOR 타입, 2-Tr 타입 또는 3-Tr NAND 타입 등의 메모리 셀 어레이의 타입에 의존하지 않고 여러가지 비휘발성 반도체 메모리에 적용될 수 있다. 그렇지만, 대표적인 예로서, 본 발명의 일 실시예에 따른 핀 타입 메모리 셀이 NAND 타입 플래쉬 메모 리에 적용되는 경우에 대해 기술할 것이다.
A. 전체 개요
도 6은 핀-NAND 타입 플래쉬 메모리의 전체 개요를 나타낸 것이다.
핀-NAND 타입 플래쉬 메모리의 블록 구성은 일반적인 NAND 타입 플래쉬 메모리의 구성과 전혀 다르지 않다.
메모리 셀 어레이(11)는 복수의 블록(BK1, BK2,..., BKj)로 이루어져 있다. 복수의 블록(BK1, BK2,..., BKj) 각각은 복수의 셀 유닛을 가지며, 각각의 셀 유닛은 직렬로 연결된 복수의 메모리 셀, 및 그의 양쪽 단부에 하나씩 연결된 2개의 선택 게이트 트랜지스터로 구성된 NAND 스트링으로 이루어져 있다.
데이터 래치 회로(12)는 판독/기록 시에 데이터를 일시적으로 래치하는 기능을 가지며, 예를 들어, 플립-플롭 회로로 구성되어 있다. 입력/출력(I/O) 버퍼(13)는 데이터에 대한 인터페이스 회로로서 기능하고, 어드레스 버퍼(14)는 어드레스 신호에 대한 인터페이스 회로로서 기능한다.
로우 디코더(15) 및 컬럼 디코더(16)는 어드레스 신호에 기초하여 메모리 셀 어레이(11) 내의 메모리 셀을 선택한다. 워드 라인 드라이버(17)는 선택된 블록 내의 선택된 워드 라인을 구동한다.
기판 전위 제어 회로(18)는 반도체 기판의 전위를 제어한다. 구체적으로는, n-형 웰 영역 및 p-형 웰 영역으로 이루어진 이중 웰 영역(double well region)이 p-형 반도체 기판에 형성된다. 메모리 셀이 p-형 웰 영역에 형성될 때, p-형 웰 영역의 전위가 동작 모드에 따라 제어된다.
*예를 들어, 기판 전위 제어 회로(18)는 판독/기록 동작 시에 p-형 웰 영역을 0V로 설정하고, 소거 동작 시에 p-형 웰 영역을 15V 이상 40V 이하로 설정한다.
전위 생성 회로(19)는 전달 전위를 발생한다. 전달 전위는 워드 라인 드라이버(17)를 통해 선택된 블록 내의 워드 라인에 공급된다.
예를 들어, 판독 동작 시에, 전위 생성 회로(19)는 판독 전위 및 중간 전위를 발생한다. 판독 전위는 워드 라인 드라이버(17)를 통해 선택된 블록 내의 선택된 워드 라인에 공급되는 반면, 중간 전위는 워드 라인 드라이버(17)를 통해 선택된 블록 내의 비선택된 워드 라인에 공급된다.
게다가, 전위 생성 회로(19)는 기록 동작 시에 기록 전위 및 중간 전위를 발생한다. 기록 전위는 워드 라인 드라이버(17)를 통해 선택된 블록 내의 선택된 워드 라인에 공급되는 반면, 중간 전위는 워드 라인 드라이버(17)를 통해 선택된 블록 내의 비선택된 워드 라인에 공급된다.
제어 회로(20)는, 예를 들어, 기판 전위 제어 회로(18) 및 전위 생성 회로(19)의 동작을 제어한다.
도 7은 핀-NAND 타입 플래쉬 메모리의 메모리 셀 어레이 및 워드 라인 드라이버를 나타낸 것이다.
메모리 셀 어레이(11)는 컬럼 방향으로 배열된 복수의 블록(BK1, BK2,...)으로 이루어져 있다.
*이들 블록 각각은 로우 방향으로 배열된 복수의 셀 유닛(U)을 갖는다. 복수의 셀 유닛(U) 각각은 직렬로 연결된 복수의 메모리 셀(MC)로 구성된 NAND 스트링 및 그의 양쪽 단부에 하나씩 연결된 2개의 선택 게이트 트랜지스터(ST)로 이루어져 있다.
셀 유닛(U)의 한쪽 단부는 비트 라인(BL1, BL2,..., BLm)에 연결되어 있고, 다른쪽 단부는 소스 라인(SL)에 연결되어 있다.
복수의 워드 라인(WL0, WL1,...,WL(n-1), WLn) 및 복수의 선택 게이트 라인(SGSL, SGDL)이 메모리 셀 어레이(11) 상에 배열되어 있다.
예를 들어, 블록(BK1)에는 (n+1)개의 워드 라인(WL0, WL1,...,WL(n-1), WLn) 및 2개의 선택 게이트 라인(SGSL, SGDL)이 배열되어 있다. 워드 라인(WL0, WL1,...,WL(n-1), WLn) 및 선택 게이트 라인(SGSL, SGDL)은 로우 방향으로 뻗어 있고, 각각 워드 라인 드라이버(17)(DRV1) 내의 전달 트랜지스터 유닛(21)에 연결되어 있다.
전달 트랜지스터 유닛(21)은, 예를 들어, 전원 전압(Vcc)보다 높은 기록 전위를 전달하기 위해 고전압 타입 트랜지스터으로 구성되어 있다.
워드 라인 드라이버(17)(DRV1) 내의 부스터(22)는 로우 디코더(15)로부터 출력되는 디코드 신호를 수신한다. 블록(BK1)이 선택될 때, 부스터(22)는 전달 트랜지스터 유닛(21)을 턴온시키는 반면, 블록(BK1)이 선택되지 않을 때, 부스터(22)는 전달 트랜지스터 유닛(21)을 턴오프시킨다.
여기서, 핀 타입 메모리 셀에의 데이터 기록에 대해 상세히 기술한다. 그렇 지만, 간단한 설명에서, 데이터 기록은 기록 전압을 선택된 핀 타입 메모리 셀의 양쪽 단부에 존재하는 2개의 워드 라인에 인가함으로써 수행된다.
예를 들어, 블록(BK1) 내의 셀 유닛(U)의 비트 라인(BL1, BL2,..., BLm)에 가장 가까운 메모리 셀(MC)에 대해 데이터 기록이 실행되는 것으로 가정한다. 이 경우에, 2개의 워드 라인(WL0, WL1)에 인가되는 전위(Vcg0, Vcg1)는 기록 전위로 설정되는 반면, 나머지 워드 라인(WL2,...,WLn)에 인가되는 전위(Vcg2,...,Vcgn)는 핀 타입 메모리 셀(MC) 내에 저장된 데이터에 상관없이 핀 타입 메모리 셀(MC)을 턴온시키는 전달 전위로 설정된다.
게다가, 선택 게이트 라인(SGSL, SGDL)에 인가되는 전위(Vsgs, Vsgd)는 선택 게이트 트랜지스터(ST)를 턴온시키는 전위로 설정된다.
B. 구조(레이아웃)
본 발명의 일 실시예에 따른 핀-NAND 타입 플래쉬 메모리의 셀 유닛의 구조에 대해 기술한다.
B-1 제1 예
도 8은 셀 유닛의 레이아웃의 제1 예를 나타낸 것이다.
컬럼 방향으로 뻗어 있는 핀-형상 활성 영역(AA)은 반도체 기판 상에 배열되어 있다. 활성 영역(AA)의 폭은 일정하고, 그 결과 패턴은 메모리 셀 어레이 전체로서 라인과 빈공간으로 된다.
부유 게이트들(FG1, FG2,...,FGn) 및 제어 게이트 전극들(CG0, CG1,..., CGn)은 서로 반대쪽에 있는 활성 영역(AA)의 2개의 측면 표면을 따라 세로 방향으 로 교대로 배열되어 있다.
핀 타입 메모리 셀(MC) 중 하나는 활성 영역(AA)의 양쪽 측면 표면에 하나씩 배열되어 있는 총 2개의 부유 게이트, 및 그에 인접한 위치에 배열되어 있는 2개의 제어 게이트 전극으로 이루어져 있다.
예를 들어, 비트 라인 접촉부(BLC)에 가장 가까운 메모리 셀(MC)은 활성 영역(AA)의 양쪽 측면 표면에 배열된 2개의 부유 게이트(FG1) 및 그에 인접한 위치에 배열되어 있는 2개의 제어 게이트 전극(CG0, CG1)으로 이루어져 있다.
이 예에서, NAND 스트링은 직렬로 연결된 n개의 핀 타입 메모리 셀(MC)로 이루어져 있다. NAND 스트링은 제어 게이트 전극(CG0, CGn에서 종단된다.
NAND 스트링의 양쪽 단부에는, 총 2개의 선택 게이트 트랜지스터(ST)가 각각 하나씩 배열되어 있다.
선택 게이트 트랜지스터(ST)는 핀 타입 메모리 셀(MC)의 제어 게이트 전극(CG0, CG1,..., CGn)과 동일한 형상을 갖는 선택 게이트 전극(SGS, SGD)을 갖는다.
그렇지만, 선택 게이트 트랜지스터(ST)의 채널 길이, 즉 컬럼 방향에서의 선택 게이트 전극(SGS, SGD)의 길이는 핀 타입 메모리 셀(MC)의 제어 게이트 전극(CG0, CG1,..., CGn)의 길이보다 더 길다.
셀 유닛의 한쪽 단부에 있는 활성 영역(AA)은 소스 라인이 연결되어 있는 소스 라인 접촉부(SLC)로 되는 반면, 다른쪽 단부에 있는 활성 영역(AA)은 비트 라인이 연결되어 있는 비트 라인 접촉부(BLC)로 된다.
유의할 점은 제어 게이트 전극(CG0, CG1,...,CGn) 및 선택 게이트 전극(SGS, SGD)이 다리 형상으로 되어 있을 수 있고, 부유 게이트(FG1, FG2,..., FGn)와 같이, 각각이 활성 영역(AA)의 한쪽 측면 표면에 독립적으로 배열될 수 있다.
이러한 레이아웃에 따르면, 실제로, 본 발명의 일 실시예에 따라 핀 타입 메모리 셀을 사용함으로써 NAND 타입 플래쉬 메모리를 구성하는 것이 가능하다.
B-2 제2 예
도 9는 셀 유닛의 레이아웃의 제2 예를 나타낸 것이다.
제2 예는 제1 예의 수정된 예이다.
제2 예의 레이아웃은, 소스 라인 접촉부(SLC) 및 비트 라인 접촉부(BLC)가 서로 다른 형상을 갖는 것을 제외하고는, 제1 예의 레이아웃과 동일하다.
제2 예에서, 소스 라인 및 비트 라인이 활성 영역(AA)과 용이하게 접촉하게 되도록, 활성 영역(AA)의 소스 라인 접촉부(SLC) 및 비트 라인 접촉부(BLC) 각각에 프린지(fringe)가 제공된다.
그 결과, 소스 라인 접촉부(SLC) 또는 비트 라인 접촉부(BLC)와 컨택트 홀(contact hole) 간에 매칭의 어긋남이 있더라도, 소스 라인 또는 비트 라인과 활성 영역(AA) 간의 느슨한 연결이 일어나기 어렵다.
B-3 제3 예
도 10은 셀 유닛의 레이아웃의 제3 예를 나타낸 것이다.
제3 예는 워드 라인, 선택 게이트 라인, 소스 라인 및 비트 라인의 레이아웃이 제1 예의 레이아웃에 더 부가되어 있도록 구성되어 있다. 셀 유닛의 레이아웃 은 제1 예와 동일하다.
자연히, 제3 예의 레이아웃을 제2 예의 레이아웃과 결합하는 것이 가능하다.
컨택트 홀은 제어 게이트 전극(CG0, CG1,...,CGn) 상에 배열되어 있다. 로우 방향으로 뻗어 있는 워드 라인(WL0, WL1,...,WLn)은 컨택트 홀을 통해 제어 게이트 전극(CG0, CG1,...,CGn)에 연결되어 있다.
또한, 선택 게이트 전극(SGS, SGD) 상에도, 컨택트 홀이 배열되어 있다. 선택 게이트 라인(SGSL, SGDL)은 로우 방향으로 뻗어 있으며, 컨택트 홀을 통해 선택 게이트 전극(SGS, SGD)에 연결되어 있다.
워드 라인(WL0, WL1,...,WLn) 및 선택 게이트 라인(SGSL, SGDL)에 있어서, 실리사이드 구조 또는 금속 구조 등의 저저항 배선 구조를 채택하는 것이 가능하다.
소스 라인(SL)은 컨택트 홀을 통해 소스 라인 접촉부(SLC)에 연결되어 있다. 소스 라인(SL)은 로우 방향으로 뻗어 있다. 비트 라인(BL1, BL2,...)은 컨택트 홀을 통해 비트 라인 접촉부(BLS)에 연결되어 있다. 비트 라인(BL1, BL2,...)은 컬럼 방향으로 뻗어 있다.
이 예의 레이아웃에서, 부유 게이트들(FG1, FG2,...,FGn) 및 제어 게이트 전극들(CG0, CG1,...,CGn)은 활성 영역(AA)의 세로 방향으로 교대로 배열되어 있다.
그 결과, 예를 들어 이들을 교대로 배열하기 위한 피치가 2L인 것으로 가정하면, 제어 게이트 전극(CG0, CG1,...,CGn) 상의 컨택트 홀의 크기를 컬럼 방향으로 3L의 최대값까지 확대할 수 있다. 게다가, 워드 라인(WL0, WL1,...,WLn)의 폭 도 3L의 최대값까지 확대될 수 있다.
그렇지만, 컬럼 방향에서의 부유 게이트들(FG1, FG2,...,FGn) 및 제어 게이트 전극들(CG0, CG1,...,CGn)의 폭은 L로 되고, 양자 간의 공간도 역시 L로 된다.
상기와 동일한 방식으로, 선택 게이트 트랜지스터(ST) 및 선택 게이트 라인(SGSL, SGDL)의 선택 게이트 전극(SGS, SGD) 상의 컨택트 홀에 있어서, 컬럼 방향으로 크기를 확대하는 것이 가능하다.
따라서, 핀 타입 메모리 셀이 소형화되더라도, 접촉 저항 및 배선 저항을 그다지 증가시키지 않고 고속 메모리 동작을 실현하는 것이 가능하다.
도 11a 및 도 11b 각각은 도 10의 레이아웃이 3차원으로 형성되는 경우의 구조예를 나타낸 것이다.
반도체 기판(1a)은 p-형 반도체 기판이다. 예를 들어, 도 11a에 도시한 바와 같이, n-형 웰 영역(1b) 및 p-형 웰 영역(1c)으로 이루어진 이중 웰 영역이 반도체 기판(1a)의 표면 영역에 형성되어 있다. 핀-형상의 활성 영역(AA)은 p-형 웰 영역(1c)에 배열되어 있다.
예를 들어, 도 11b에 나타낸 바와 같이, 이중 웰 영역이 생략되고 핀-형상 활성 영역(AA)이 p-형 반도체 기판(1)에 형성되는 것이 가능하다.
핀-형상 활성 영역(AA)의 아래쪽 부분에, 이 활성 영역을 사이에 두도록 얕은 트렌치 분리(shallow trench isolation, STI) 구조를 갖는 요소 분리 절연층(3)이 형성되어 있다.
선택 게이트 트랜지스터(ST)는 활성 영역(AA)에 확산층(4)을 갖는다. 확산 층(4)은 소스 라인 접촉부(SLC) 및 비트 라인 접촉부(BLC) 아래에 형성된다.
*NAND 스트링의 소스측 선택 게이트 트랜지스터(ST)의 확산층은 n+ 형 소스 확산층으로 된다. 소스 라인(SL)은 소스측 선택 게이트 트랜지스터(ST)의 n+ 형 소스 확산층에 연결되어 있다.
NAND 스트링의 드레인측 선택 게이트 트랜지스터(ST)의 확산층은 n+ 형 드레인 확산층(4)으로 된다. 비트 라인(BL)은 드레인측 선택 게이트 트랜지스터(ST)의 n+형 드레인 확산층(4)에 연결되어 있다.
*활성 영역(AA)에서, 각자의 확산층은 NAND 스트링 스트링을 구성하는 메모리 셀들 사이에 또한 메모리 셀과 선택 게이트 트랜지스터 사이에 형성되거나 형성되지 않을 수 있다.
B-4 제4 예
도 12는 셀 유닛의 레이아웃의 제4 예를 나타낸 것이다.
컬럼 방향으로 뻗어 있는 핀-형상 활성 영역(AA)은 반도체 기판 상에 배열되어 있다. 활성 영역(AA)의 폭은 일정하며, 그 결과 패턴은 메모리 셀 어레이 전체로서 라인과 빈공간으로 된다.
부유 게이트들(FG1, FG2,...,FGn) 및 제어 게이트 전극들(CG0, CG1,...,CGn)은 서로 반대쪽에 있는 활성 영역(AA)의 2개의 측면 표면을 따라 세로 방향으로 교대로 배열되어 있다.
하나의 핀 타입 메모리 셀(MC)은 활성 영역(AA)의 양쪽 측면 표면에 하나씩 배열되어 있는 총 2개의 부유 게이트, 및 그에 인접한 위치에 배열된 2개의 제어 게이트 전극으로 이루어져 있다.
이 예에서, NAND 스트링은 직렬로 연결된 n개의 핀 타입 메모리 셀(MC)로 이루어져 있다. NAND 스트링은 제어 게이트 전극(CG0, CGn)에서 종단된다.
총 2개의 선택 게이트 트랜지스터(ST)가 NAND 스트링의 양쪽 단부에 각각 하나씩 배열되어 있다.
선택 게이트 트랜지스터(ST)는 핀 타입 메모리 셀(MC)의 제어 게이트 전극(CG0, CG1,...,CGn)의 형상과 동일한 형상을 갖는 선택 게이트 전극(SGS, SGD)을 갖는다.
그렇지만, 선택 게이트 트랜지스터(ST)의 채널 길이, 즉 컬럼 방향에서의 선택 게이트 전극(SGS, SGD)의 길치는 핀 타입 메모리 셀(MC)의 제어 게이트 전극(CG0, CG1,...,CGn)의 길이보다 더 길다.
셀 유닛의 한쪽 단부에서의 활성 영역(AA)은 소스 라인이 연결되어 있는 소스 라인 접촉부(SLC)로 되는 반면, 다른쪽 단부에서의 활성 영역(AA)은 비트 라인이 연결되어 있는 비트 라인 접촉부(BLC)로 된다.
이 예에서, 복수의 활성 영역(AA)의 양쪽 측면 표면에 배열되어 있는 제어 게이트 전극(CG0, CG1,...,CGn)은 동일한 층에서 서로 연결되어 있다. 즉, 제어 게이트 전극(CG0, CG1,...,CGn)은 복수의 활성 영역(AA)의 양쪽에 걸쳐 있는 다리 형상을 갖는다.
컨택트 홀이 제어 게이트 전극(CG0, CG1,...,CGn) 상에 배열되어 있다. 로우 방향으로 뻗어 있는 워드 라인(WL0, WL1,...,WLn)은 컨택트 홀을 통해 제어 게이트 전극(CG0, CG1,...,CGn)에 연결되어 있다.
또한, 선택 게이트 전극(SGS, SGD) 상에는, 컨택트 홀이 배열되어 있다. 로우 방향으로 뻗어 있는 선택 게이트 라인(SGSL, SGDL)은 컨택트 홀을 통해 선택 게이트 전극(SGS, SGD)에 연결되어 있다.
제어 게이트 전극(CG0, CG1,...,CGn) 및 선택 게이트 전극(SGS, SGD) 상의 컨택트 홀은 활성 영역(AA)의 피치보다 더 넓은 피치로 배열되어 있다.
그렇지만, 이들 컨택트 홀은 활성 영역(AA)과 동일한 피치로 배열될 수도 있다.
워드 라인(WL0, WL1,...,WLn) 및 선택 게이트 라인(SGSL, SGDL)에 있어서, 실리사이드 구조 또는 금속 구조 등의 저저항 배선 구조를 채택하는 것이 가능하다.
소스 라인(SL)은 컨택트 홀을 통해 소스 라인 접촉부(SLC)에 연결되어 있다. 소스 라인(SL)은 로우 방향으로 뻗어 있다. 비트 라인(BL1, BL2,...)은 컨택트 홀을 통해 비트 라인 접촉부(BLC)에 연결되어 있다. 비트 라인(BL1, BL2,...)은 컬럼 방향으로 뻗어 있다.
이 예의 레이아웃에서, 부유 게이트들(FG1, FG2,...,FGn) 및 제어 게이트 전극들(CG0, CG1,...,CGn)은 활성 영역(AA)의 세로 방향으로 교대로 배열되어 있다.
그 결과, 예를 들어, 이들을 교대로 배열하기 위한 피치가 제1 예와 같이 2L 로 될 때, 컬럼 방향에서의 제어 게이트 전극들(CG0, CG1,...,CGn) 상의 컨택트 홀의 크기를 3L의 최대값까지 확대하는 것이 가능하다. 게다가, 워드 라인(WL0, WL1,...,WLn)의 폭도 역시 3L의 최대값가지 확대될 수 있다.
그렇지만, 컬럼 방향에서의 부유 게이트들(FG1, FG2,...,FGn) 및 제어 게이트 전극들(CG0, CG1,...,CGn)의 폭은 L로 되고, 양자 간의 공간도 역시 L로 된다.
상기한 바와 동일한 방식으로, 선택 게이트 트랜지스터(ST)의 선택 게이트 전극(SGS, SGD) 및 선택 게이트 라인(SGSL, SGDL) 상의 컨택트 홀에 있어서, 컬럼 방향에서의 크기를 확대하는 것이 가능하다.
이러한 레이아웃에 따르면, 실제로, 본 발명의 실시예에 따라 핀 타입 메모리 셀을 사용함으로써 NAND 타입 플래쉬 메모리를 구성하는 것이 가능하다.
도 13 내지 도 16은 도 12의 레이아웃이 3차원으로 형성되어 있는 경우의 장치 구조의 예를 나타낸 것이다.
반도체 기판(1a)은 p-형 반도체 기판이고, n-형 웰 영역(1b) 및 p-형 웰 영역(1c)으로 이루어진 이중 웰 영역이 반도체 기판(1a)의 표면 영역에 형성된다. 핀-형상 활성 영역(AA)의 아래쪽 부분에, 활성 영역을 사이에 두도록 얇은 트렌치 분리(STI) 구조를 갖는 요소 분리 절연층(3)이 형성되어 있다.
물론, 이중 웰 영역이 생략되고 핀-형상 활성 영역(AA)이 p-형 반도체 기판(1)에 형성되는 것이 가능하다.
B-5 제5 예
도 17은 셀 유닛의 레이아웃의 제5 예를 나타낸 것이다.
컬럼 방향으로 뻗어 있는 핀-형상 활성 영역(AA)이 반도체 기판 상에 배열되어 있다. 활성 영역(AA)의 폭은 일정하고, 그 결과 패턴은 메모리 셀 어레이 전체로서 라인과 빈공간으로 된다.
부유 게이트들(FG1, FG2,...,FGn) 및 제어 게이트 전극들(CG0, CG1,...,CGn)은 서로 반대쪽에 있는 활성 영역(AA)의 2개의 측면 표면을 따라 세로 방향으로 교대로 배열되어 있다.
하나의 핀 타입 메모리 셀(MC)은 활성 영역(AA)의 양쪽 측면 표면에 하나씩 배열된 총 2개의 부유 게이트 및 그에 인접한 위치에 배열되어 있는 2개의 제어 게이트 전극으로 이루어져 있다.
이 예에서, NAND 스트링은 직렬로 연결된 n개의 핀 타입 메모리 셀로 이루어져 있다. NAND 스트링은 제어 게이트 전극(CG0, CGn)에서 종단된다.
총 2개의 선택 게이트 트랜지스터(ST)가 NAND 스트링의 양쪽 단부에 각각 하나씩 배열되어 있다.
선택 게이트 트랜지스터(ST)는 핀 타입 메모리 셀(MC)의 제어 게이트 전극들(CG0, CG1,...,CGn)과 동일한 형상을 갖는 선택 게이트 전극(SGS, SGD)을 갖는다.
그렇지만, 선택 게이트 트랜지스터(ST)의 채널 길이, 즉 컬럼 방향에서의 선택 게이트 전극(SGS, SGD)의 길이는 핀 타입 메모리 셀(MC)의 제어 게이트 전극들(CG0, CG1,...,CGn)의 길이보다 더 길다.
셀 유닛의 한쪽 단부에 있는 활성 영역(AA)은 소스 라인이 연결되어 있는 소 스 라인 접촉부(SLC)로 되는 반면, 다른쪽 단부에 있는 활성 영역(AA)은 비트 라인이 연결되어 있는 비트 라인 접촉부(BLC)로 된다.
제어 게이트 전극들(CG0, CG1,...,CGn) 및 선택 게이트 전극(SGS, SGD)은 하나 이상의 활성 영역(AA)의 양쪽에 걸쳐 있는 다리 형상을 가질 수 있거나, 각각은 부유 게이트들(FG1, FG2,...,FGn)과 같이 활성 영역(AA)의 한쪽 측면 표면에 독립적으로 배열될 수도 있다.
워드 라인(WL0, WL1,...,WLn)은 제어 게이트 전극들(CG0, CG1,...,CGn) 상에 직접 형성된다. 또한, 선택 게이트 라인(SGSL, SGDL)은 선택 게이트 전극(SGS, SGD) 상에 직접 형성된다.
즉, 이 예에서, 워드 라인(WL0, WL1,...,WLn) 및 제어 게이트 전극들(CG0, CG1,...,CGn) 사이에, 또한 선택 게이트 라인(SGSL, SGDL) 및 선택 게이트 전극(SGS, SGD) 사이에 컨택트 홀이 존재하지 않는다.
따라서, 제1 내지 제4 예에 비해, 제5 예는 프로세스의 단순화 및 제조 비용의 절감을 달성할 수 있는데, 그 이유는 이들 컨택트 홀을 형성하는 단계들을 생략할 수 있기 때문이다.
이러한 레이아웃에 따르면, 실제로, 본 발명의 일 실시예에 따른 핀 타입 메모리 셀을 사용함으로써 NAND 타입 플래쉬 메모리를 구성하는 것이 가능하다.
B-6 제6 예
도 18은 셀 유닛의 레이아웃의 제6 예를 나타낸 것이다.
제6 예는 제5 예의 수정된 예이다.
제6 예의 레이아웃은, 소스 라인 접촉부(SLC) 및 비트 라인 접촉부(BLC)가 서로 다른 형상을 갖는다는 것을 제외하고는, 제5 예의 레이아웃과 동일하다.
제6 예에서, 소스 라인 및 비트 라인이 활성 영역(AA)과 용이하게 접촉하게 되도록, 활성 영역(AA)의 소스 라인 접촉부(SLC) 및 비트 라인 접촉부(BLC) 각각에 프린지가 제공된다.
그 결과, 소스 라인 접촉부(SLC) 또는 비트 라인 접촉부(BLC)와 컨택트 홀 사이에 매칭의 벗어남이 있더라도, 소스 라인 또는 비트 라인과 활성 영역(AA) 간의 느슨한 연결이 일어나기 어렵다.
B-7 제7 예
도 19는 셀 유닛의 레이아웃의 제7 예를 나타낸 것이다.
제7 예는 워드 라인, 선택 게이트 라인, 소스 라인 및 비트 라인의 레이아웃이 제5 예의 레이아웃에 더 부가되는 방식으로 구성된다.
셀 유닛의 레이아웃은 제5의 레이아웃과 동일하다.
워드 라인(WL0, WL1,...,WLn)은 제어 게이트 전극들(CG0, CG1,...,CGn) 상에 직접 형성된다. 또한, 선택 게이트 라인(SGSL, SGDL)은 선택 게이트 전극(SGS, SGD) 상에 직접 형성된다.
즉, 이 예에서, 워드 라인(WL0, WL1,...,WLn)과 제어 게이트 전극들(CG0, CG1,...,CGn) 사이에 또한 선택 게이트 라인(SGSL, SGDL)과 선택 게이트 전극(SGS, SGD) 사이에 컨택트 홀이 존재하지 않는다.
워드 라인(WL0, WL1,...,WLn) 및 선택 게이트 라인(SGSL, SGDL)에 있어서, 실리사이드 구조 또는 금속 구조 등의 저저항 배선 구조를 채택하는 것이 가능하다.
소스 라인(SL)은 컨택트 홀을 통해 소스 라인 접촉부(SLC)에 연결된다. 소스 라인(SL)은 로우 방향으로 뻗어 있다. 비트 라인(BL1, BL2,...)은 컨택트 홀을 통해 비트 라인 접촉부(BLC)에 연결된다. 비트 라인(BL1, BL2,...)은 컬럼 방향으로 뻗어 있다.
이 예의 레이아웃에서, 부유 게이트들(FG1, FG2,...,FGn) 및 제어 게이트 전극들(CG0, CG1,...,CGn)은 활성 영역(AA)의 세로 방향으로 교대로 배열되어 있다.
그 결과, 예를 들어, 이들을 교대로 배열하는 피치가 제1 예와 같이 2L로 될 때, 컬럼 방향에서의 제어 게이트 전극들(CG0, CG1,...,CGn) 상의 컨택트 홀의 크기를 3L의 최대값까지 확대하는 것이 가능하다. 게다가, 워드 라인(WL0, WL1,...,WLn)의 폭도 역시 3L의 최대값까지 확대될 수 있다.
그렇지만, 컬럼 방향에서의 부유 게이트들(FG1, FG2,...,FGn) 및 제어 게이트 전극들(CG0, CG1,...,CGn)의 폭은 L로 되고, 양자 간의 공간도 역시 L로 된다.
상기와 동일한 방식으로, 선택 게이트 트랜지스터(ST)의 선택 게이트 전극(SGS, SGD) 및 선택 게이트 라인(SGSL, SGDL) 상의 컨택트 홀에 있어서, 컬럼 방향으로 크기를 확대하는 것이 가능하다.
따라서, 핀 타입 메모리 셀이 소형화되더라도, 접촉 저항 및 배선 저항을 그다지 증가시키지 않고 고속 메모리 동작을 실현하는 것이 가능하다.
도 20 내지 도 23은 도 19의 레이아웃이 3차원적으로 형성되어 있는 경우의 장치 구조의 예를 나타낸 것이다.
반도체 기판(1a)은 p-형 반도체 기판이고, n-형 웰 영역(1b) 및 p-형 웰 영역(1c)으로 이루어진 이중 웰 영역이 반도체 기판(1a)의 표면 영역에 형성되어 있다. 핀-형상 활성 영역(AA)의 아래쪽 부분에, 얕은 트렌치 분리(STI) 구조를 갖는 요소 분리 절연층(3)이 형성되어 있다.
물론, 이중 웰 영역이 생략되고 핀-형상 활성 영역(AA)이 p-형 반도체 기판(1)에 형성되어 있는 것도 괜찮다.
C. 기본 동작
본 발명의 실시예에 따른 핀-NAND 타입 플래쉬 메모리의 기본 동작에 대해 기술한다.
본 발명의 실시예에 따른 핀 타입 메모리 셀은 하나의 셀에 1 비트 데이터를 저장하는 2-레벨 타입(two-level type) 및 하나의 셀에 2 비트 이상을 저장하는 다중-레벨 타입(multi-level type) 둘다에 대처할 수 있다. 게다가, 핀 타입 메모리 셀에 저장되는 데이터 값의 문턱값 분포를 자유롭게 설정하는 것도 가능하다.
그렇지만, 설명의 용이함을 위해, 본 명세서에서는 핀 타입 메모리 셀이 2-레벨 타입이고 또한, 도 24에 나타낸 바와 같이, "1" 데이터를 저장하기 위한 핀 타입 메모리 셀의 문턱 전압이 0V보다 낮은 반면 "0" 데이터를 저장하기 위한 핀 타입 메모리 셀의 문턱 전압이 0V를 초과하는 것으로 가정한다.
C-1 기록 동작
도 25는 기록 동작 시에 셀 유닛 내에서의 전위 관계를 나타낸 것이다.
핀 타입 메모리 셀(MC)에의 데이터 기록을 실행할 때, 부유 게이트(FGi)의 양쪽 측면에 존재하는 제어 게이트 전극(CG(i-1), CGi)는 기록 전위(Vpgm)로 설정된다. 이 때, 제어 게이트 전극(CG(i-1), CGi)의 전위에 뒤이어서 부유 게이트(FGi)는 기록 전위(Vpgm)에 가까운 값으로 된다.
핀 타입 메모리 셀을 턴온시키기 위한 전달 전위(Vtrs)는 제어 게이트 전극(CG(i-1), CGi)을 제외한 나머지 제어 게이트 전극들(CG1,..., CG(i-1), CG(i+1),... CGn) 모두에 각각 인가된다.
선택 게이트 트랜지스터를 턴오프시키기 위한 접지 전위(0V)는 소스측 선택 게이트 트랜지스터의 선택 게이트 전극(SGS)에 인가된다.
선택 게이트 트랜지스터를 턴온시키기 위한 전원 전위(Vdd)는 드레인측 선택 게이트 트랜지스터의 선택 게이트 전극(SGD)에 인가된다.
이어서, 기록 데이터가 비트 라인으로부터 비트 라인 접촉부(BLC)를 통해 셀 유닛으로 전달된다.
기록 데이터가 "1"인 경우, 비트 라인은, 예를 들어, 전원 전위(Vdd)이다. 이 때문에, 전원 전위(VdD)는 선택 게이트 트랜지스터(SGS)를 턴오프시키며, 그 결과 메모리 셀(MC1, MC2, ..., MCn) 전부가 부유 상태에 있다. 즉, 핀 타입 메모리 셀(MCi)은 유지된 초기 상태(소거 상태)와 다르지 않으며, 따라서 "1" 데이터가 핀 타입 메모리 셀(MCi)에 기록된다.
기록 데이터가 "0"인 경우, 비트 라인은, 예를 들어, 접지 전위, 즉 0V이다. 이 때문에, 0V의 접지 전위가 선택된 핀 타입 메모리 셀(MCi)로 전달된다. 즉, 전 하(전자)가 핀 타입 메모리 셀(MCi)의 부유 게이트(FGi)에 주입되고, 이어서 문턱 전압이 상승하며, 따라서 "0" 데이터가 핀 타입 메모리 셀(MCi)에 기록된다.
여기서, 기록 동작 시에, 선택된 핀 타입 메모리 셀(MCi)에 인접한 비선택된 핀 타입 메모리 셀(MC(i-1), MC(i+1))의 부유 게이트(FG(i-1), FG(i+1))의 전위는 각각 (Vpgm + Vtrs)/2에 가까운 값으로 된다.
따라서, 기록 전위(Vpgm), 전달 전위(Vtrs), 터널 절연막의 두께, 기타 등등의 조건이 비선택된 핀 타입 메모리 셀(MC(i-1), MC(i+1))에의 에러 기록이 일어나지 않도록 또한 어떤 중간 전위 (Vpgm + Vtrs)/2에 따라 데이터 기록이 일어나지 않도록 설정된다.
예를 들어, 터널 절연막에 발생된 전계가 10 MV/cm를 초과할 때 터널 현상으로 인한 전하 주입이 발생되는 것으로 가정한다. 이 경우에, 선택된 핀 타입 메모리 셀(MCi)이 전하 주입으로 인한 문턱 전압을 제어하도록 설정되어야만 하기 때문에, 터널 절연막의 두께가 10 nm인 경우에 기록 전위(Vpgm)가 10V를 초과하는 값으로 설정될 필요가 있다.
반면에, 핀 타입 메모리 셀(MCi) 이외의 비선택된 핀 타입 메모리 셀에 있어서, 전하 주입으로 인한 문턱값 변동이 발생되어서는 안되며, 따라서 전달 전위(Vtrs)가 10 V 이하의 값으로 설정될 필요가 있다. 또한, 핀 타입 메모리 셀(MCi)에 인접한 핀 타입 메모리 셀(MC(i-1), MC(i+1))은 비선택된 것이고, 따라서 중간 전위 (Vpgm + Vtrs)/2가 10 V 이하의 값으로 될 필요가 있다.
상기한 바에 따르면, 예를 들어, 전달 전위(Vtrs)가 3V이기만 하다면, 기록 전위(Vpgm)는 10 V < Vpgm < 17 V의 범위의 값으로 설정될 수 있다. 이것과는 달리, 기록 전위(Vpgm)가 10 V에 가깝게 될 때, 전달 전위(Vtrs)의 값을 증대시킬 수 있다.
이들 전위 관계가 여러가지 요소들과 관련하여 결정되기 때문에, 이는 이것으로 제한되지 않는다.
게다가, 활성 영역의 폭은 양호하게는 로직 회로를 구성하는 핀-FET의 활성 영역의 폭보다 더 넓다.
게다가, 기록 데이터가 "1"인 경우, 비트 라인 접촉점(BLC)에 인가되는 전원 전위(Vdd)의 값은, 상기한 전달 전위(Vtrs)와 같이, 여러가지 조건을 고려하여 결정된다. 일례로서, Vtrs가 선택 게이트 트랜지스터(SGD)에 인가되는 경우, 기록 동작의 조건은 Vpgm - Vdd < (Vpgm + Vtrs)/2를 만족시키도록 설정된다.
C-2 판독 동작
도 26은 판독 동작 시에 셀 유닛 내에서의 전위 관계를 나타낸 것이다.
핀 타입 메모리 셀(MCi)에의 데이터 기록을 실행할 때, 부유 게이트(FGi)의 양쪽 측면 상에 존재하는 제어 게이트 전극(CG(i-1), CGi)은 판독 전위(Vread)로 설정된다.
이 실시예에서, 핀 타입 메모리 셀의 데이터 값이 도 24의 문턱값 분포를 나타내는 것으로 가정되어 있기 때문에, 판독 전위(Vread)는 0V로 된다. 문턱값 분포가 변할 때, 판독 전위(Vread)의 값은 그의 변화에 따라 변한다. 게다가, 또한 2-레벨 타입이 다중-레벨 타입으로 변경될 때, 판독 전위(Vread)의 값이 변경된다.
이 경우에, 도 24의 문턱값 분포로부터 명백한 바와 같이, 선택된 핀 타입 메모리 셀(MCi)은 그 안에 저장된 데이터 값에 따라 턴 온/턴 오프된다.
핀 타입 메모리 셀을 턴온시키기 위한 전달 전위(Vtrs)는 제어 게이트 전극(CG(i-1), CGi)을 제외한 나머지 제어 게이트 전극(CG1, ..., CG(i-2), CG(i+1),... CGn) 전부에 각각 인가된다.
선택 게이트 트랜지스터를 턴온시키기 위한 전원 전위(Vdd)는 드레인측 선택 게이트 트랜지스터의 선택 게이트 전극(SGD) 및 소스측 선택 게이트 트랜지스터의 선택 게이트 전극(SGS)에 인가된다.
따라서, 핀 타입 메모리 셀(MCi)에 저장된 데이터에 따라, 그를 비롯한 전체 셀 유닛에 흐르는 전류의 값이 변한다.
즉, 핀 타입 메모리 셀(MCi)에 저장된 데이터가 "0"일 때, 셀 유닛에 전류가 거의 흐르지 않는다. 이와는 반대로, 핀 타입 메모리 셀(MCi)에 저장된 데이터가 "1"일 때, 셀 유닛에 큰 전류가 흐른다.
따라서, 예를 들어, 비트 라인에 연결된 감지 증폭기를 사용하여, 판독 데이터의 값은 전류 변동을 검출함으로써 결정된다.
C-3 소거 동작
도 27은 소거 동작 시에 셀 유닛 내의 전위 관계를 나타낸 것이다.
소거 동작은, 예를 들어, 집중 블록 유닛(lumped block unit)에 수행되었다. 이 경우에, 선택된 블록 내의 제어 게이트 전극들(CG1, CG2,..., CGn) 전부는 0V의 접지 전위로 설정되고, 선택된 블록 내의 핀 타입 메모리 셀 전부가 배열되어 있는 웰 영역(WELL)은 소거 전위(Vers)로 설정된다.
그 결과, 선택된 블록 내의 핀 타입 메모리 셀 전부에서, 부유 게이트(FG1, FG2,..., FGn)로부터 웰 영역(핀-형상 활성 영역(AA)을 포함함)(WELL)로의 전하의 이동이 발생되고, 핀 타입 메모리 셀의 데이터의 일괄 소거(batch erasing)가 완료된다.
유의할 점은 소거 동작이 복수의 블록 또는 전체 블록에 동시에 수행될 수 있다는 것이다.
반면에, 비선택된 블록에서 제어 게이트 전극 전부는 개방되어 있다.
D. 기타
기존의 NAND 타입 플래쉬 메모리에서, 메모리 셀의 문턱값 분포가, 예를 들어, -1V 내지 3V의 범위에 설정되어 있을 때, 문턱값 분포를 (00), (01), (10) 및 (11)의 다중 레벨로 하기 위해 그 범위 내에 4개의 문턱값 분포가 제공되어 있다. 반면에, 메모리 셀의 문턱값 분포를 0 V 내지 1V의 범위에 설정할 때, 문턱값 분포를 2-레벨 타입으로 하기 위해 범위 내에 2개의 문턱값 분포가 제공된다. 본 발명의 실시예에 따른 핀 타입 메모리 셀에서, 이러한 기존의 NAND 타입 플래쉬 메모리와 부합하게 하면서 규격을 결정하는 것이 가능하다.
(3) 다중-레벨 핀-NAND 타입 플래쉬 메모리
상기한 핀-NAND 타입 플래쉬 메모리에서, 복수의 셀 유닛이 컬럼 방향으로 형성되고, 단지 하나의 셀 유닛만이 하나의 활성 영역에서 로우 방향으로 형성된다.
이와 반대로, 이후에, 하나의 활성 영역에 대해 로우 방향으로 복수의 셀 유닛을 형성하는 기술이 제안된다.
구체적으로는, 각각의 셀 유닛이 활성 영역의 서로 반대쪽에 있는 측면 표면 둘다 상에 형성된다. 즉, 데이터가 활성 영역의 2개의 측면 표면 중 하나에 배열된 부유 게이트에 또한 그의 다른 하나에 배열된 부유 게이트에 독립적으로 저장된다.
A. 전체 개요
다중-레벨 타입은, 예를 들어, 2-레벨 타입과 같이, 도 6에 나타낸 구성을 갖는다. 게다가, 메모리 셀 어레이는 도 7에 도시한 것으로 된다.
B. 기본 구조
도 28 및 도 29는 본 발명의 일 실시예에 따른 다중-레벨 핀-NAND 타입 플래쉬 메모리의 메모리 셀의 기본 구조를 나타낸다.
핀 타입 메모리 셀(MC)은 반도체 기판(1) 상의 핀-형상 활성 영역(AA)에 형성된다. 활성 영역(AA)의 세로 방향이 컬럼 방향이고, 로우 방향에서의 활성 영역(AA)의 두께는 Taa로 설정된다.
부유 게이트(FG)는 활성 영역(AA)의 양쪽 측면 표면을 따라 배열되어 있다. 예를 들어, 실리콘 산화물로 이루어진 터널 절연막(2)은 부유 게이트(FG)와 활성 영역(AA) 사이에 배열되어 있다.
활성 영역(AA)의 2개의 측면 표면 중 하나에 배열된 부유 게이트(FG) 및 다른 하나에 배열된 부유 게이트(FG)는 서로 분리되어 있으며, 데이터는 독립적으로 기록된다.
부유 게이트(FG)를 사이에 두고 있는 2개의 제어 게이트 전극(CG)은 부유 게이트(FG)에 대한 활성 영역(AA)의 세로 방향으로 배열되어 있다.
활성 영역(AA)의 2개의 측면 표면 중 하나에 배열되어 있는 제어 게이트 전극(CG) 및 다른 하나에 배열된 제어 게이트 전극(CG)은 서로 분리되어 있으며, 이들은 워드 라인(WL)에 독립적으로 연결되어 있다.
이 실시예에서, 하나의 핀 타입 메모리 셀은 활성 영역(AA)의 한쪽 측면 표면에 배열된 부유 게이트(FG) 및 부유 게이트(FG)를 사이에 두고 있는 2개의 제어 게이트 전극(CG)으로 이루어져 있다.
이 구조의 특성은 각각의 서로 다른 핀 타입 메모리 셀이 활성 영역(AA)의 양쪽 측면 표면에 배열되어 있다는 것이다. 즉, 각각의 NAND 스트링이 활성 영역(AA)의 양쪽 측면 표면에 형성되어 있다.
이러한 구조에 따르면, 메모리 셀 어레이의 면적을 증가시키지 않고, 2-레벨 핀-NAND 타입 플래쉬 메모리에 비해 2배의 메모리 용량이 달성될 수 있다.
C. 구조(레이아웃)
본 발명의 실시예에 따른 다중-레벨 핀-NAND 타입 플래쉬 메모리의 셀 유닛의 구조(레이아웃)에 대해 기술한다.
다중-레벨 타입에 있어서, 유의할 점은 각각의 NAND 스트링이 활성 영역의 양쪽 측면 표면에 형성되기 때문에, 활성 영역의 세로 방향에 직교인 방향으로 워드 라인의 레이아웃을 수행하는 것이 가능하지 않다.
따라서, 이후부터는 특히 워드 라인의 레이아웃에 대해 주로 설명한다.
C-1 제1 예
도 30은 셀 유닛의 레이아웃의 제1 예를 나타낸 것이다.
컬럼 방향으로 뻗어 있는 핀-형상 활성 영역(AA)은 반도체 기판 상에 배열되어 있다. 활성 영역(AA)의 폭은 일정하고, 그 결과 패턴은 메모리 셀 어레이의 전체로서 라인과 빈공간으로 된다.
부유 게이트들(FG1, FG2,...,FG(2n)) 및 제어 게이트 전극들(CG0, CG1,..., CG(2n+1))은 서로 반대쪽에 있는 활성 영역(AA)의 2개의 측면 표면을 따라 세로 방향으로 교대로 배열되어 있다.
하나의 핀 타입 메모리 셀(MC)은 활성 영역(AA)의 한쪽 측면 표면에 배열된 하나의 부유 게이트 및 하나의 부유 게이트를 사이에 두고 있는 2개의 제어 게이트 전극으로 이루어져 있다.
예를 들어, 비트 라인 접촉부(BLC)에 가장 가까운 메모리 셀(MC)들 중 하나는 활성 영역(AA)의 한쪽 측면 표면에 배열된 부유 게이트(FG1) 및 이 부유 게이트(FG1)를 사이에 두고 있는 제어 게이트 전극(CG0, CG2)으로 이루어져 있다. 게다가, 다른 하나는 활성 영역(AA)의 한쪽 측면 표면에 배열된 부유 게이트(FG2) 및 이 부유 게이트(FG2)를 사이에 두고 있는 제어 게이트 전극(CG1, CG3)로 이루어져 있다.
이 실시예에서, NAND 스트링은 직렬로 연결된 n개의 핀 타입 메모리 셀(MC)로 이루어지며, 이 핀 타입 메모리 셀(MC)은 각각 활성 영역(AA)의 양쪽 측면 표면 에 형성된다. NAND 스트링은 제어 게이트 전극(CG0, CG1, CG(2n), CG(2n+1))에서 종단된다.
NAND 스트링의 양쪽 단부에, 총 2개의 선택 게이트 트랜지스터(ST)가 하나씩 각각 배열되어 있다.
여기에서, 선택 게이트 트랜지스터(ST)는 활성 영역(AA)의 양쪽 측면 표면에 형성된 2개의 NAND 스트링과 공유된다.
선택 게이트 트랜지스터(ST)는 선택 게이트 전극(SGS, SGD)을 갖는다. 선택 게이트 전극(SGS, SGD)은, 예를 들어, 핀 타입 메모리 셀(MC)의 제어 게이트 전극들(CG0, CG1,..., CG(2n+1))과 다르며, 활성 영역(AA)의 양쪽에 걸쳐 있는 다리 형상을 갖는다.
선택 게이트 트랜지스터(ST)의 채널 길이, 즉 컬럼 방향에서의 선택 게이트 전극(SGS, SGD)의 길이는 핀 타입 메모리 셀(MC)의 제어 게이트 전극들(CG0, CG1,..., CG(2n+1))의 길이보다 길다.
셀 유닛의 한쪽 단부에서의 활성 영역(AA)은 소스 라인이 연결되는 소스 라인 접촉부(SLC)로 되는 반면, 다른쪽 단부에서의 활성 영역(AA)은 비트 라인이 연결되는 비트 라인 접촉부(BLC)로 된다.
이러한 레이아웃에 따라, 다중-레벨 핀-NAND 타입 플래쉬 메모리를 실현하는 것이 가능하다.
C-2 제2 예
도 31은 셀 유닛의 레이아웃의 제2 예를 나타낸 것이다.
제2 예는 제1 예의 수정된 예이다.
제2 예의 레이아웃은, 소스 라인 접촉부(SLC) 및 비트 라인 접촉부(BLC)가 서로 다른 형상을 갖는 것을 제외하고는, 제1 예의 레이아웃과 동일하다.
제2 예에서, 소스 라인 및 비트 라인이 활성 영역(AA)과 용이하게 접촉하게 되도록 활성 영역(AA)의 소스 라인 접촉부(SLC) 및 비트 라인 접촉부(BLC) 각각에 프린지가 제공된다.
그 결과, 소스 라인 접촉부(SLC) 또는 비트 라인 접촉부(BLC)와 컨택트 홀 사이의 매칭에 어긋남이 일어나는 경우에도, 소스 라인 또는 비트 라인과 활성 영역(AA) 간의 느슨한 연결이 일어나기 어렵다.
C-3 제3 예
도 32 및 도 33은 셀 유닛의 레이아웃의 제3 예를 나타낸 것이다.
제3 예는 워드 라인, 선택 게이트 라인, 소스 라인 및 비트 라인의 레이아웃이 제1 예의 레이아웃에 더 부가되어 있도록 구성된다.
셀 유닛의 레이아웃은 제1 예의 레이아웃과 동일하다.
활성 영역(AA)의 양쪽 측면 표면에 배열된 제어 게이트 전극들(CG0, CG1,..., CG(2n+1))은 독립적으로 워드 라인(WL0, WL1,...,WL(2n+1))에 각각 연결되어 있다.
여기서, 활성 영역(AA)의 세로 방향에 직교인 방향이 제1 방향으로서 정의되고, 활성 영역(AA)의 세로 방향이 제2 방향으로서 정의되는 것으로 가정하면, 워드 라인(WL0, WL1,...,WL(2n+1))은 제1 방향과 제2 방향 사이의 제3 방향으로 뻗어 있 다. 즉, 워드 라인(WL0, WL1,...,WL(2n+1))은 활성 영역(AA)에 비스듬히 배열되어 있다.
그 결과, 메모리 셀 어레이(11)의 전체 형상이 도 32에 나타낸 바와 같이 사변형인 것으로 볼 때, 워드 라인 드라이버(17)는 메모리 셀 어레이(11)의 모든 측면 상에 배열될 수 있다.
선택 게이트 전극(SGS, SGD)은 선택 게이트 라인(SGSL, SGDL)에 연결된다. 여기서, 선택 게이트 라인(SGSL, SGDL)은 워드 라인(WL0, WL1,...,WL(2n+1))이 뻗어 있는 방향과 다른 방향으로 뻗어 있다, 예를 들어 제1 방향으로 뻗어 있다.
선택 게이트 라인(SGSL, SGDL)은 컨택트 홀을 통해 선택 게이트 전극(SGS, SGD)에 연결될 수 있거나, 선택 게이트 전극(SGS, SGD)과 직접 접촉하게 될 수 있다.
워드 라인(WL0, WL1,...,WL(2n+1)) 및 선택 게이트 라인(SGSL, SGDL)에 있어서, 실리사이드 구조 또는 금속 구조 등의 저저항 배선 구조를 채택할 수 있다.
소스 라인(SL)은 컨택트 홀을 통해 소스 라인 접촉부(SLC)에 연결된다. 소스 라인(SL)은 제1 방향으로 뻗어 있다. 비트 라인(BL1, BL2, BL3, BL4,...)은 컨택트 홀을 통해 비트 라인 접촉부(BLC)에 연결된다. 비트 라인(BL1, BL2, BL3, BL4,...)은 제2 방향으로 뻗어 있다.
이 실시예의 레이아웃에서, 워드 라인(WL0, WL1,...,WL(2n+1))은 제1 방향도 제2 방향도 아닌 소위 경사 방향(oblique direction)으로 뻗어 있다. 워드 라인(WL0, WL1,...,WL(2n+1))의 레이아웃은 도 34에 나타낸 바와 같이 좌측 상방일 수 있거나, 예를 들어, 도 35에 도시한 바와 같이 우측 상방일 수 있다.
도 36 내지 도 39는 도 33의 레이아웃이 3차원적으로 형성되는 경우의 장치 구조의 일례를 나타낸 것이다.
반도체 기판(1a)은 p-형 반도체 기판이고, n-형 웰 영역(1b) 및 p-형 웰 영역(1c)으로 이루어진 이중 웰 영역이 반도체 기판(1a)의 표면 영역에 형성된다. 핀-형상 활성 영역(AA)의 아래쪽 부분에, 얕은 트렌치 분리(STI) 구조를 갖는 요소 분리 절연층(3)이 형성된다.
물론, 이중 웰 영역이 생략되고 핀-형상 활성 영역(AA)이 p-형 반도체 기판(1)에 형성되는 것도 괜찮다.
여기서, 각각의 NAND 스트링이 다중-레벨 타입에서 활성 영역(AA)의 양쪽 측면 표면에 형성되기 때문에, 워드 라인(WL)의 밀도가 2-레벨 타입에 비해 2배 증가한다.
이 경우에, 모든 워드 라인(WL)이 동일한 배선층에 형성되는 것으로 가정하면, 제2 방향에서의 부유 게이트들(FG1, FG2,...,FG(2n)) 및 제어 게이트 전극들(CG0, CG1,..., CG(2n+1))의 폭은 L이고, 양자 간의 간격은 L이며, 워드 라인(WL)의 폭도 역시 L로 된다.
따라서, 활성 영역(AA)의 2개의 측면 표면 중 하나에 배열된 NAND 스트링에 연결된 워드 라인(WL) 및 다른쪽에 배열된 NAND 스트링에 연결된 워드 라인이 서로 다른 배선층 상에 배열되어 있다. 상기한 바와 같이, 워드 라인(WL)의 폭은 2L의 최대값에까지 확대될 수 있다.
따라서, 핀 타입 메모리 셀이 소형화되더라도, 접촉 저항 및 배선 저항을 그다지 증가시키지 않고, 고속 메모리 동작을 실현하는 것이 가능하다.
D. 기본 동작
본 발명의 실시예에 따른 다중-레벨 핀-NAND 타입 플래쉬 메모리의 기본 동작에 대해 기술한다.
여기서, 설명의 편의상, 2-레벨 데이터 "0", "1"이 하나의 핀 타입 메모리 셀에 저장되어 있고, 또한, 도 40에 도시한 바와 같이, "0" 데이터를 저장하기 위한 핀 타입 메모리 셀의 문턱 전압이 0V보다 작은 반면, "1" 데이터를 저장하기 위한 핀 타입 메모리 셀의 문턱 전압이 0V를 초과하는 것으로 가정한다.
도 40에서, "0"과 "1" 사이의 관계는 전술한 2-레벨의 경우(도 24)와 반대로 된다. 이것은 "0"과 "1" 둘다가 소거 또는 기록 중 어느 하나로 설정될 수 있음을 암시한다.
D-1 기록 동작
먼저, 핀 타입 메모리 셀의 초기 상태, 즉 소거 상태가 "0"인 것으로 가정한다. 이 경우에, 예를 들어, 활성 영역(AA)을 사이에 두고 있으면서 서로 반대쪽에 있는 2개의 핀 타입 메모리 셀(MCi, MC(i+1))을 살펴보면, 데이터 값은 "00"이다.
도 41은 핀 타입 메모리 셀(MCi)에 "1"을 기록하는 경우의 셀 유닛 내에서의 전위 관계를 나타낸 것이다.
핀 타입 메모리 셀(MCi)에의 데이터 기록을 실행할 때, 부유 게이트(FGi)의 양쪽 측면 상에 존재하는 제어 게이트 전극(CG(i-1), CG(i+1))은 기록 전위(Vpgm) 로 설정된다. 이 때, 제어 게이트 전극(CG(i-1), CG(i+1))의 전위에 뒤이어서 부유 게이트(FGi)는 기록 전위(Vpgm)에 가까운 값으로 된다.
핀 타입 메모리 셀을 턴온시키기 위한 전달 전위(Vtrs)는 제어 게이트 전극(CG(i-1), CG(i+1))을 제외한 나머지 제어 게이트 전극들(CG0, CG1,..., CG(i-2), CGi, CG(i+2),... CG(2n+1)) 모두에 각각 인가된다.
선택 게이트 트랜지스터를 턴오프시키기 위한 접지 전위(0V)는 소스측 선택 게이트 트랜지스터의 선택 게이트 전극(SGS)에 인가된다.
이 때, 소스 라인 접촉부(SLC) 및 선택 게이트 전극(SGD)에 Vdd가 인가된다.
이어서, 기록 데이터가 비트 라인으로부터 비트 라인 접촉부(BLC)를 통해 셀 유닛으로 전달된다.
기록 데이터가 "1"이기 때문에, 비트 라인은, 예를 들어, 0V의 접지 전위로 되고, 0V의 접지 전위가 핀 타입 메모리 셀(MCi)의 채널로 전달된다. 즉, 핀 타입 메모리 셀(MCi)의 부유 게이트(FGi)에 전하(전자)가 주입되고, 이어서 문턱 전압이 상승하며, 따라서 "1" 데이터가 핀 타입 메모리 셀(MCi)에 기록된다.
따라서, 2개의 핀 타입 메모리 셀(MCi, MC(i+1))을 살펴보면, 데이터 값은 "10"이 된다.
여기서, 기록 동작 시에, 선택딘 핀 타입 메모리 셀(MCi)에 인접한 비선택된 핀 타입 메모리 셀(MC(i-2), MC(i+2))의 부유 게이트(FG(i-2), FG(i+2))의 전위는 (Vpgm + Vtrs)/2에 가까운 값으로 된다.
따라서, 기록 전위(Vpgm), 전달 전위(Vtrs), 터널 절연막의 두께, 기타 등등 의 조건은 비선택된 핀 타입 메모리 셀(MC(i-2), MC(i+2))에의 에러 기록이 일어나지 않도록 또한 중간 전위 (Vpgm + Vtrs)/2로 인한 데이터 기록이 일어나지 않도록 설정된다.
조건들을 설정하는 방법이 도 25의 기록 동작과 동일하기 때문에, 여기서 이에 대한 설명은 생략한다.
도 42는 핀 타입 메모리 셀(MC(i+1))에 "1"을 기록하는 경우의 셀 유닛 내에서의 전위 관계를 나타낸 것이다.
핀 타입 메모리 셀(MC(i+1))에의 데이터 기록을 실행할 때, 부유 게이트(FG(i+2))의 양쪽 측면 상에 존재하는 제어 게이트 전극(CGi, CG(i+2))은 기록 전위(Vpgm)로 설정된다. 이 때, 제어 게이트 전극(CGi, CG(i+2))의 전위에 뒤이어서 부유 게이트(FG(i+1))는 기록 전위(Vpgm)에 가까운 값으로 된다.
핀 타입 메모리 셀을 턴온시키기 위한 전달 전위(Vtrs)는 제어 게이트 전극(CGi, CG(i+2))을 제외한 나머지 제어 게이트 전극(CG0, CG1, ..., CG(i-1), CG(i+1), CG(i+3),... CG(2n+1)) 전부에 각각 인가된다.
선택 게이트 트랜지스터를 턴오프시키기 위한 접지 전위(0V)는 소스측 선택 게이트 트랜지스터의 선택 게이트 전극(SGS)에 인가된다.
Vdd는 선택 게이트 전극(SGS, SGD)에 각각 인가되고, 비트 라인 접촉부(BLC)는 접지된다.
이어서, 기록 데이터 "1"이 비트 라인으로부터 비트 라인 접촉부(BLC)를 통해 셀 유닛으로 전달된다.
즉, 비트 라인이 0V의 접지 전위로 되기 때문에, 0V의 접지 전위가 핀 타입 메모리 셀(MC(i+1))의 채널로 전달된다. 그 결과, 전하(전자)가 핀 타입 메모리 셀(MC(i+1))의 부유 게이트(FG(i+1))에 주입되고, 이어서 문턱 전압이 상승하며, 따라서 "1" 데이터가 핀 타입 메모리 셀(MC(i+1))에 기록된다.
따라서, 2개의 핀 타입 메모리 셀(MCi, MC(i+1))을 살펴보면, 데이터 값은 "01"로 된다.
도 43은 "1"이 2개의 핀 타입 메모리 셀(MCi, MC(i+1))에 동시에 기록되는 경우의 셀 유닛 내에서의 전위 관계를 나타낸 것이다.
핀 타입 메모리 셀(MCi, MC(i+1))에의 데이터 기록이 동시에 실행될 때, 부유 게이트(FGi, FG(i+1))의 양쪽 측면 상에 존재하는 제어 게이트 전극(CG(i-1), CGi, CG(i+1), CG(i+2))은 기록 전위(Vpgm)로 설정된다. 이 때, 제어 게이트 전극(CG(i-1), CGi, CG(i+1), CG(i+2))에 뒤이어서 부유 게이트(FGi)는 기록 전위(Vpgm)에 가까운 값으로 된다.
핀 타입 메모리 셀을 턴온시키기 위한 전달 전위(Vtrs)는 제어 게이트 전극(CG(i-1), CGi, CG(i+1), CG(i+2))를 제외한 나머지 제어 게이트 전극(CG0, CG1,..., CG(i-2), CG(i+3),... CG(2n+1)) 전부에 각각 인가된다.
Vdd는 소스 라인 접촉부(SLC) 및 선택 게이트 전극(SGD)에 각각 인가되고, 비트 라인 접촉부(BLC)는 접지된다.
선택 게이트 트랜지스터를 턴오프시키기 위한 접지 전위(0V)는 소스측 선택 게이트 트랜지스터의 선택 게이트 전극(SGS)에 인가된다.
즉, 비트 라인이 0V의 접지 전위로 되기 때문에, 0V의 접지 전위가 핀 타입 메모리 셀(MCi, MC(i+1))의 채널로 전달된다. 그 결과, 전하(전자)가 핀 타입 메모리 셀(MCi, MC(i+1))의 부유 게이트(FGi, FG(i+1))에 동시에 주입되고, 이어서 문턱 전압이 상승하며, 그에 따라 "1" 데이터가 핀 타입 메모리 셀(MCi, MC(i+1))에 기록된다.
따라서, 2개의 핀 타입 메모리 셀(MCi, MC(i+1))을 관찰하면, 데이터 값 "11"로 된다.
이에 따라, 다중-레벨 핀-NAND 타입 플래쉬 메모리에의 데이터 기록에 있어서, 2-비트 데이터 "00", "10", "01", "11"가 1회의 기록 동작으로 핀 타입 메모리 셀에 기록될 수 있다. 그 결과, 고속 기록 동작이 달성될 수 있다.
물론, 통상의 다중-레벨 메모리와 같이, 예를 들어, "11"을 기록할 때, "10" 또는 "01"이 제1 기록 동작으로 입력되고 "11"이 제2 기록 동작으로 기록되어 "11"로 되도록 하는 2-단계 절차가 채택될 수 있다.
D-2 판독 동작
도 44는 판독 동작 시의 셀 유닛 내에서의 전위 관계를 나타낸 것이다.
핀 타입 메모리 셀(MCi, MC(i+1))로부터 2-비트 데이터를 판독할 때, 부유 게이트(FGi, FG(i+1))의 양쪽 측면 상에 존재하는 제어 게이트 전극(CG(i-1), CGi, CG(i+1), CG(i+2))은 판독 전위(Vread)로 설정된다.
이 실시예에서, 핀 타입 메모리 셀의 데이터 값이 도 40의 문턱값 분포를 나타내는 것으로 가정한다. 따라서, 판독 전위(Vread)는 0V로 된다. 문턱값 분포가 변할 때, 판독 전위(Vread)의 값은 그의 변화에 따라 변한다.
이 경우에, 도 40의 문턱값 분포로부터 명백한 바와 같이, 선택된 핀 타입 메모리 셀(MCi, MC(i+1))은 그 안에 저장된 데이터 값에 따라 턴온/오프된다.
핀 타입 메모리 셀을 턴온시키기 위한 전달 전위(Vtrs)는 제어 게이트 전극(CG(i-1), CGi, CG(i+1), CG(i+2))을 제외한 나머지 제어 게이트 전극(CG0, CG1,..., CG(i-2), CG(i+3),..., CG(2n+1)) 전부에 각각 인가된다.
Vdd는 선택 게이트 전극(SGS, SGD)에 각각 인가되고, 소스 라인 접촉부(SLC)는 접지된다.
여기서, 핀 타입 메모리 셀(MCi, MC(i+1))에 저장된 데이터가 "00"일 때, 판독 전류의 값이 최대로 되는 반면, 데이터가 "11"일 때, 판독 전류의 값은 최소로 된다. 이 때문에, 2-비트 데이터가 이들 값 "00", "11"로 되는 경우, 판독 데이터의 값은 1회의 판독 동작으로 판정된다.
이와 반대로, 핀 타입 메모리 셀(MCi, MC(i+1))에 저장된 데이터가 "10", "01"인 경우에, 판독 전류의 값은 동일하게 된다. 따라서, 2-비트 데이터가 값 "10", "01"인 경우에, 판독 데이터의 값은 2회의 판독 동작으로 판정된다.
즉, 제1 판독 동작으로 핀 타입 메모리 셀(MCi, MC(i+1))에 저장된 데이터가 먼저 "10" 또는 "01"로 판정되는 경우, 데이터 판독은 제2 판독 동작에 의해 핀 타입 메모리 셀(MCi, MC(i+1)) 중 하나에 대해서만 실행된다.
예를 들어, 핀 타입 메모리 셀(MCi)의 데이터 값이 "0"으로서 판정되도록 제2 판독 동작이 핀 타입 메모리 셀(MCi)에 대해 수행되는 경우에, 핀 타입 메모리 셀(MC(i+1))의 나머지 데이터 값은 자동적으로 "1"로 판정된다. 게다가, 제2 판독 동작으로, 핀 타입 메모리 셀(MCi)에 저장된 데이터가 "1"로 판정되는 경우, 핀 타입 메모리 셀(MC(i+1))의 나머지 데이터 값은 자동적으로 "0"으로 판정된다.
유의할 점은, 상기한 예에서, 판독 동작의 횟수가 핀 타입 메모리 셀(MCi, MC(i+1))에 저장된 데이터 값에 따라 변한다는 것이다.
이 대신에, 2회의 판독 동작으로 핀 타입 메모리 셀(MCi, MC(i+1))로부터 2-비트 데이터를 항상 판독하는 것도 가능하다. 즉, 핀 타입 메모리 셀(MCi, MC(i+1)) 중 하나의 데이터가 제1 판독 동작으로 판독될 수 있고, 핀 타입 메모리 셀(MCi, MC(i+1)) 중 다른 하나의 데이터가 제2 판독 동작으로 판독될 수 있다.
게다가, 상기 실시예는 2-비트 데이터가 핀 타입 메모리 셀(MCi, MC(i+1))로부터 판독되는 경우를 기술하였다. 그렇지만, 물론, 핀 타입 메모리 셀(MCi, MC(i+1)) 중 하나의 데이터만을 독립적으로 판독하는 것도 가능하다.
D-3 소거 동작
*다중-레벨 타입의 소거 동작은, 예를 들어, 복수의 핀 타입 메모리 셀에 대해 한번의 소거 동작으로 수행된다. 이 경우에 전위 관계가 도 27에 나타낸 소거 동작과 실질적으로 동일하기 때문에, 여기서 그 설명은 생략한다.
E. 기타
상기 설명은 다중-레벨 NAND 타입 플래쉬 메모리에 대한 것이다. 그렇지만, 도 28 및 도 29에 도시한 기본 구조를갖는 핀 타입 메모리 셀은 NAND 타입을 제외 한 메모리 셀 어레이 구조에 적용될 수 있다, 즉 NOR 타입, 2-Tr 타입 또는 3-Tr NAND 타입 등의 메모리 셀 어레이 구조에 적용될 수 있다.
3. 응용예
본 발명의 실시예에 따른 핀 타입 메모리 셀이 핀-FET로 이루어진 로직 회로를 갖는 시스템 LSI 내에 혼합 실장되는 것이 가장 바람직하다.
도 45는 시스템 LSI의 일례를 나타낸 것이다.
시스템 LSI(칩) 내에, 중앙 처리 장치(CPU), 로직 회로, 핀-NAND 타입 플래쉬 메모리(핀-NAND), 3-Tr 핀-NAND 타입 플래쉬 메모리(3-Tr 핀-NAND), 2-Tr 핀 타입 플래쉬 메모리(2-Tr 핀) 및 입력/출력 회로(I/O)가 실장되어 있다.
CPU, 로직 회로 및 I/O는 각각 핀-FET로 구성되어 있다. 게다가, 핀-NAND, 3-Tr 핀-NAND 및 2-Tr 핀 각각은 본 발명의 실시예에 따른 핀 타입 메모리 셀로 이루어져 있다.
여기서, 핀-NAND의 구성에 대해서는 이미 상세히 기술하였다. 그렇지만, 그에 부가하여, 예를 들어, 본 발명의 실시예에 따른 핀 타입 메모리 셀이 3-Tr 핀-NAND에 적용될 때, 회로 구성은 도 46a에 도시한 것으로 되거나, 핀 타입 메모리 셀이 2-Tr 핀에 적용될 때, 회로 구성은 도 46b에 도시한 것으로 된다.
4. 기타
본 발명의 실시예에 따르면, 핀-FET로 구성된 로직 회로를 갖는 혼합 실장을 위한 적당한 구조를 갖는 핀 타입 메모리 셀이 실현될 수 있다.
당업자에게는 부가적인 이점 및 수정이 용이하게 안출될 것이다. 따라서, 본 발명은, 보다 광의의 양태에서, 본 명세서에 도시되고 기술된 구체적인 상세 및 대표적인 실시예에 한정되지 않는다. 따라서, 첨부된 청구항 및 그의 등가물에 의해 정의되는 일반적인 발명 개념의 사상 또는 범위를 벗어나지 않고 다양한 수정이 행해질 수 있다.
도 1은 본 발명의 핀 타입 메모리 셀의 기본 구조를 나타낸 평면도.
도 2는 본 발명의 핀 타입 메모리 셀의 기본 구조를 나타낸 사시도.
도 3은 본 발명의 핀 타입 메모리 셀에서 발생된 용량성 결합(capacitive coupling)을 나타낸 도면.
도 4는 부유 게이트와 제어 게이트 전극 간의 전위 관계를 나타낸 도면.
도 5는 본 발명의 핀 타입 메모리 셀의 크기의 예를 나타낸 도면.
도 6은 본 발명의 핀-NAND 타입 플래쉬 메모리를 나타낸 블록도.
도 7은 메모리 셀 어레이의 구성을 나타낸 회로도.
도 8은 본 발명의 레이아웃의 제1 예를 나타낸 평면도.
도 9는 본 발명의 레이아웃의 제2 예를 나타낸 평면도.
도 10은 본 발명의 레이아웃의 제3 예를 나타낸 평면도.
도 11a 및 도 11b는 도 10의 레이아웃이 3차원적으로 형성된 경우의 구조예를 나타낸 도면.
도 12는 본 발명의 레이아웃의 제4 예를 나타낸 평면도.
도 13은 도 12의 레이아웃이 3차원적으로 형성된 경우의 구조예를 나타낸 도면.
도 14는 도 12의 레이아웃이 3차원적으로 형성된 경우의 구조예를 나타낸 도면.
도 15는 도 12의 레이아웃이 3차원적으로 형성된 경우의 구조예를 나타낸 도 면.
도 16은 도 12의 레이아웃이 3차원적으로 형성된 경우의 구조예를 나타낸 도면.
도 17은 본 발명의 레이아웃의 제5 예를 나타낸 평면도.
도 18은 본 발명의 레이아웃의 제6 예를 나타낸 평면도.
도 19는 본 발명의 레이아웃의 제7 예를 나타낸 평면도.
도 20은 도 19의 레이아웃이 3차원적으로 형성된 경우의 구조예를 나타낸 도면.
도 21은 도 19의 레이아웃이 3차원적으로 형성된 경우의 구조예를 나타낸 도면.
도 22는 도 19의 레이아웃이 3차원적으로 형성된 경우의 구조예를 나타낸 도면.
도 23은 도 19의 레이아웃이 3차원적으로 형성된 경우의 구조예를 나타낸 도면.
도 24는 본 발명의 핀 타입 메모리 셀의 문턱값 분포를 나타낸 도면.
도 25는 기록 동작 시의 셀 유닛의 전위 관계를 나타낸 도면.
도 26은 판독 동작 시의 셀 유닛의 전위 관계를 나타낸 도면.
도 27은 소거 동작 시의 셀 유닛의 전위 관계를 나타낸 도면.
도 28은 다중-레벨 핀 타입 메모리 셀의 기본 구조를 나타낸 평면도.
도 29는 다중-레벨 핀 타입 메모리 셀의 기본 구조를 나타낸 사시도.
도 30은 다중-레벨 핀 타입 메모리 셀의 레이아웃의 제1 예를 나타낸 평면도.
도 31은 다중-레벨 핀 타입 메모리 셀의 레이아웃의 제2 예를 나타낸 평면도.
도 32는 다중-레벨 핀 타입 메모리 셀의 레이아웃의 제3 예를 나타낸 평면도.
도 33은 다중-레벨 핀 타입 메모리 셀의 레이아웃의 제4 예를 나타낸 평면도.
도 34는 워드 라인 레이아웃의 예를 나타낸 도면.
도 35는 워드 라인 레이아웃의 예를 나타낸 도면.
도 36은 도 33의 레이아웃이 3차원적으로 형성된 경우의 구조예를 나타낸 도면.
도 37은 도 33의 레이아웃이 3차원적으로 형성된 경우의 구조예를 나타낸 도면.
도 38은 도 33의 레이아웃이 3차원적으로 형성된 경우의 구조예를 나타낸 도면.
도 39는 도 33의 레이아웃이 3차원적으로 형성된 경우의 구조예를 나타낸 도면.
도 40은 다중-레벨 핀 타입 메모리 셀의 문턱값 분포를 나타낸 도면.
도 41은 "10" 기록 동작 시의 셀 유닛의 전위 관계를 나타낸 도면.
도 42는 "01" 기록 동작 시의 셀 유닛의 전위 관계를 나타낸 도면.
도 43은 "11" 기록 동작 시의 셀 유닛의 전위 관계를 나타낸 도면.
도 44는 판독 동작 시의 셀 유닛의 전위 관계를 나타낸 도면.
도 45는 시스템 LSI의 예를 나타낸 도면.
도 46a는 3-Tr 핀-NAND의 구성을 나타낸 회로도.
도 46b는 2-Tr 핀의 구성을 나타낸 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11: 메모리 셀 어레이 12: 데이터 래치 회로
13: I/O 버퍼 14: 어드레스 버퍼
15: 로우 디코더 16: 컬럼 디코더
17: 워드 라인 드라이버 18: 기판 전위 제어 회로
19: 전위 생성 회로 20: 제어 회로
22: 부스터

Claims (6)

  1. 반도체 메모리로서,
    어레이 형상에서 서로에 직교인 제1 및 제2 방향으로 배열되어 있는 메모리 셀들로 이루어진 메모리 셀 어레이, 및
    상기 메모리셀들의 게이트에 연결되어 있고 상기 제1 및 제2 방향 사이의 제3 방향으로 뻗어 있는 워드 라인
    을 포함하며,
    상기 워드 라인들 중 하나에 공통으로 연결된 상기 메모리 셀들은 상기 제3 방향으로 배열되어 있는 반도체 메모리.
  2. 제1항에 있어서,
    상기 메모리 셀들의 소스측에 있는 단부에 연결되어 있고 상기 제1 방향으로 뻗어 있는 소스 라인, 및
    상기 메모리 셀들의 드레인측에 있는 단부에 연결되어 있고 상기 제2 방향으로 뻗어 있는 비트 라인
    을 더 포함하는 반도체 메모리.
  3. 제2항에 있어서,
    상기 메모리 셀들 중에서 상기 제2 방향으로 배열되어 있는 상기 메모리 셀 은 NAND 스트링을 구성하면서 서로에 직렬로 연결되어 있고, 총 2개의 선택 게이트 트랜지스터는 상기 NAND 스트링의 양쪽 단부에 하나씩 각각 연결되어 있으며, 상기 소스 라인은 상기 NAND 스트링의 소스측에 있는 상기 선택 게이트 트랜지스터의 확산층에 연결되어 있고, 상기 비트 라인은 상기 NAND 스트링의 드레인측에 있는 상기 선택 게이트 트랜지스터의 확산층에 연결되어 있으며, 상기 2개의 선택 게이트 트랜지스터의 게이트에 연결되는 워드 라인은 상기 제3 방향으로 뻗어 있는 반도체 메모리.
  4. 제3항에 있어서,
    상기 메모리 셀들 각각은 핀-형상 활성 영역의 서로 다른 제1 및 제2 측면 표면 중 하나를 따라 있는 부유 게이트와, 상기 제1 및 제2 측면 표면 중 하나를 따라 상기 부유 게이트를 사이에 두는 위치에 배열되어 있는 2개의 제어 게이트 전극으로 이루어져 있는 반도체 메모리.
  5. 제4항에 있어서,
    상기 핀-형상 활성 영역의 상기 제1 측면 표면에 배열되어 있는 제어 게이트 전극이 연결되어 있는 워드 라인은 상기 핀-형상 활성 영역의 상기 제2 측면 표면에 배열되어 있는 제어 게이트 전극이 연결되어 있는 워드 라인보다 높은 위치에 존재하는 반도체 메모리.
  6. 제1항에 있어서,
    상기 워드 라인들을 구동하는 워드 라인 드라이버들 각각은 상기 메모리 셀 어레이의 모든 측면 상에 존재하는 반도체 메모리.
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