KR20050113887A - 비휘발성 기억 셀 및 그 형성 방법 - Google Patents

비휘발성 기억 셀 및 그 형성 방법 Download PDF

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Abstract

비휘발성 기억 셀 및 그 형성 방법을 제공한다. 이 셀은 기판으로부터 수직으로 돌출된 핀, 핀을 가로지르는 컨트롤 게이트 전극, 컨트롤 게이트 전극과 핀 사이에 개재된 플로팅 게이트, 핀과 플로팅 게이트 사이에 개재된 터널 절연막, 및 플로팅 게이트와 컨트롤 게이트 전극 사이에 개재된 고유전막을 포함한다. 고유전막은 실리콘 질화막에 비하여 높은 유전상수를 갖는 절연물질로 이루어진다. 이로써, 비휘발성 기억 셀의 턴온 전류량을 증가시킴과 동시에 커플링 비를 증가시킬 수 있다.

Description

비휘발성 기억 셀 및 그 형성 방법{NON-VOLATILE MEMORY CELLS AND METHODS OF THE SAME}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히 비휘발성 기억 셀 및 그 형성 방법에 관한 것이다.
반도체 기억 소자들 중 비휘발성 기억 소자는 전원 공급이 중단될지라도, 저장된 데이타들이 소멸되지 않는 특성을 갖는다. 이러한 비휘발성 기억 소자는 적층 게이트 구조의 플래쉬 기억 셀들을 주로 채택하고 있다. 적층 게이트 구조의 플래쉬 기억 셀은 상술한 비휘발성 특성을 가질뿐만 아니라, 전기적으로 데이타를 기입하거나 소거할 수 있다. 또한, 적층 게이트 구조의 플래쉬 기억 셀은 플로팅 게이트 및 컨트롤 게이트 전극이 차례로 적층되어 있어 고집적화에 매우 유리하다. 이러한 특성들로 인하여, 적층 게이트 구조의 플래쉬 기억 셀들을 갖는 플래쉬 기억 소자는 휴대용 전자 제품의 저장매체 또는 차세대 저장매체로서 각광 받고 있다. 적층 게이트 구조의 플래쉬 기억 셀을 도 1을 참조하여 설명한다.
도 1은 종래의 적층 게이트 구조의 플래쉬 기억 셀을 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(1)의 소정영역에 소자분리막(미도시함)이 배치되어 활성영역을 한정한다. 컨트롤 게이트 전극(5)이 상기 활성영역의 상부를 가로지른다. 상기 컨트롤 게이트 전극(5) 및 상기 활성영역 사이에 플로팅 게이트(3)가 개재된다. 상기 플로팅 게이트(3) 및 상기 반도체 기판(1) 사이에 터널 산화막(2)이 개재된다. 상기 터널 산화막(2)은 열산화막으로 형성된다. 상기 플로팅 게이트(3) 및 상기 컨트롤 게이트 전극(5) 사이에 게이트 층간 산화막(4)이 개재된다. 상기 게이트 층간 산화막(4)은 화학기상 증착법에 의해 증착되는 실리콘 산화막으로 형성된다. 상기 컨트롤 게이트 전극(5) 양측의 상기 활성영역내에 소오스/드레인 영역(6)이 배치된다.
상기 플로팅 게이트(3)는 전기적으로 격리되어 있으며, 상기 플로팅 게이트(3)내의 전하량의 변화에 따라, 상기 플래쉬 기억 셀에 저장된 데이타는 논리 "1" 또는 논리 "0"으로 구분될 수 있다.
반도체 소자의 고집적화가 심화되고 있는 현 시점에서, 상술한 종래의 플래쉬 기억 셀은 여러가지 문제점들이 발생할 수 있다. 즉, 상기 플로팅 게이트(3) 아래의 채널영역의 폭이 감소되어 상기 플래쉬 기억 셀의 턴온 전류량이 급격히 감소될 수 있다. 이에 따라, 상기 플래쉬 기억 셀의 센싱 마진이 감소될 수 있다. 센싱 마진을 확보하기 위해서는 동작 전압이 증가될 수 있다. 또한, 상기 플로팅 게이트(3) 및 상기 컨트롤 게이트(5)간의 중첩면적이 감소되어 상기 플래쉬 기억 셀의 커플링 비(coupling ratio)가 감소될 수 있다. 이에 따라, 상기 플래쉬 기억 셀은 높은 동작 전압을 요구하여 소비전력이 증가할 수 있다. 특히, 높은 동작 전압에 의한 상기 터널 산화막(2), 또는 상기 터널 산화막(2) 및 상기 기판(1)간의 계면이 손상되어 상기 플래쉬 기억 셀의 신뢰성이 크게 열화될 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위한 것으로, 본 발명이 이루고자 하는 기술적 과제는 턴온 전류량을 증가시키고, 동작전압을 감소시킬 수 있는 비휘발성 기억 셀 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 비휘발성 기억 셀 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 셀을 제공한다. 본 발명의 일 실시예에 따른 비휘발성 기억 셀은 기판으로부터 수직으로 돌출된 핀, 상기 핀을 가로지르는 컨트롤 게이트 전극, 및 상기 컨트롤 게이트 전극과 상기 핀 사이에 개재된 플로팅 게이트를 포함할 수 있다. 상기 플로팅 게이트와 상기 핀 사이에 터널 절연막이 개재되고, 상기 플로팅 게이트와 상기 컨트롤 게이트 전극 사이에 고유전막이 개재된다. 상기 고유전막은 실리콘 질화막에 비하여 높은 유전상수를 갖는다.
구체적으로, 상기 고유전막은 하프늄 산화막(hafnium oxide), 알루미늄 산화막(lanthanum oxide) 또는 란탄 산화막(aluminum oxide) 중 어느 하나, 또는 이들의 조합막일 수 있다. 상기 고유전막은 상기 하프늄 산화막(hafnium oxide) 및 란탄 산화막(lanthanum oxide) 중에 선택된 적어도 하나와, 상기 알루미늄 산화막(aluminum oxide)을 포함하는 조합막으로 이루어지는 것이 더욱 바람직하다. 상기 핀의 상부 모서리는 둥근 형태일 수 있다. 상기 비휘발성 기억 셀은 상기 기판 상에 배치되어 상기 핀의 아랫부분(lower portion)을 둘러싸는 절연막을 더 포함할 수 있다. 이 경우에, 상기 핀 양측에 배치된 상기 게이트 전극의 일부는 상기 절연막 상에 배치된다. 적어도 상기 고유전막과 접촉하는 상기 컨트롤 게이트 전극의 아랫부분(lower portion)은 도전성 금속질화물로 이루어지는 것이 바람직하다. 상기 셀은 상기 컨트롤 게이트 전극 양측의 상기 핀내에 형성된 불순물 도핑층을 더 포함할 수 있다.
본 발명의 다른 실시에에 따른 비휘발성 기억 셀은 기판으로부터 수직으로 돌출되되, 서로 평행한 한쌍의 핀들, 상기 한쌍의 핀들을 가로지르는 컨트롤 게이트 전극, 및 상기 한쌍의 핀들과 상기 컨트롤 게이트 전극 사이에 개재된 플로팅 게이트를 포함할 수 있다. 상기 플로팅 게이트와 상기 한쌍의 핀들 사이에 터널 절연막이 개재되고, 상기 플로팅 게이트와 상기 컨트롤 게이트 전극 사이에 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막이 개재된다. 상기 컨트롤 게이트 전극 양측의 상기 핀들 내에 불순물 도핑층이 형성된다.
구체적으로, 상기 비휘발성 기억 셀은 상기 한쌍의 핀들의 일 단부들을 연결시키는 연결부를 더 포함할 수 있다. 상기 연결부는 상기 기판으로부터 수직으로 돌출되며, 상기 연결부의 상부면은 상기 핀들의 상부면과 동일한 높이이다. 이때, 상기 불순물 도핑층은 상기 연결부 내에도 형성된다. 상기 플로팅 게이트는 그것의 아래에 위치한 상기 한쌍의 핀들의 양측벽들 및 상부면들과, 상기 한쌍의 핀들 사이의 갭 영역의 바닥면을 따라 콘포말하게 배치된다. 이때, 상기 컨트롤 게이트 전극은 상기 고유전막을 개재하여 아래로 연장되어 상기 갭 영역을 채운다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 셀의 형성 방법을 제공한다. 본 발명의 일 실시예에 따른 비휘발성 기억 셀의 형성 방법은 다음의 단계들을 포함할 수 있다. 기판으로부터 수직으로 돌출된 핀을 형성하고, 상기 핀의 표면에 터널 절연막을 형성한다. 상기 핀을 덮되, 상기 핀과 평행한 예비 플로팅 게이트를 형성하고, 상기 기판 상에 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막, 및 게이트 물질막을 형성한다. 상기 게이트 물질막, 고유전막 및 예비 플로팅 게이트를 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트, 고유전막 패턴, 및 상기 핀을 가로지르는 컨트롤 게이트 전극을 형성한다.
구체적으로, 상기 고유전막은 하프늄 산화막(hafnium oxide), 알루미늄 산화막(lanthanum oxide) 또는 란탄 산화막(aluminum oxide) 중 어느 하나, 또는 이들의 조합막으로 형성하는 것이 바람직하다. 특히, 상기 고유전막은 상기 하프늄 산화막(hafnium oxide) 및 란탄 산화막(lanthanum oxide) 중에 선택된 적어도 하나와, 상기 알루미늄 산화막(aluminum oxide)을 포함하는 조합막으로 형성하는 것이 더욱 바람직하다. 상기 핀의 상부 모서리는 열산화막의 버즈 빅(bird's beak)을 이용하여 둥근 형태로 형성되는 것이 바람직하다. 상기 방법은 상기 터널 절연막을 형성하기 전에, 상기 핀의 아랫부분을 둘러싸는 절연막을 형성하는 단계를 더 포함할 수 있다. 적어도 상기 고유전막과 접촉하는 상기 컨트롤 게이트 전극의 아랫부분은 도전성 금속질화물로 형성하는 것이 바람직하다. 상기 방법은 상기 컨트롤 게이트 전극 양측의 상기 핀 내에 불순물 도핑층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 비휘발성 기억 셀의 형성 방법은 다음의 단계들을 포함할 수 있다. 기판으로부터 수직으로 돌출되되,서로 평행한 한쌍의 핀들을 형성하고, 상기 핀들의 표면에 터널 절연막을 형성한다. 상기 한쌍의 핀들을 덮되, 상기 핀들과 평행한 예비 플로팅 게이트를 형성한다. 상기 기판 상에 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막, 및 게이트 물질막을 형성한다. 상기 게이트 물질막, 고유전막 및 예비 플로팅 게이트를 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트, 고유전막 패턴 및 컨트롤 게이트 전극을 형성한다. 상기 컨트롤 게이트 전극 양측의 상기 핀들 내에 불순물 도핑층을 형성한다.
구체적으로, 상기 한쌍의 핀들을 형성하는 단계는 다음의 단계들을 포함할 수 있다. 기판에 차례로 적층된 예비 핀 및 하드마스크 패턴을 형성한다. 이때, 상기 예비 핀은 상기 기판으로부터 수직으로 돌출되도록 형성한다. 상기 하드마스크 패턴을 등방성 식각하여 상기 예비 핀의 상부면 가장자리를 노출시킨다. 상기 식각된 하드마스크 패턴의 측벽, 상기 예비 핀의 측벽, 및 상기 예비핀의 노출된 상부면 가장자리를 덮는 매립 절연막을 형성한다. 상기 식각된 하드마스크 패턴을 선택적으로 제거하여 상기 예비핀의 상부면을 노출시킨다. 상기 노출된 예비 핀을 이방성 식각하여 한쌍의 핀들을 형성하고, 상기 매립 절연막을 리세스한다. 상기 방법은 한쌍의 핀들의 일 단부들을 연결시키는 연결부를 형성하는 단계를 더 포함할 수 있다. 상기 연결부는 상기 핀들과 동시에 형성되고, 상기 핀들의 상부면과 동일한 높이의 상부면을 갖는다. 이때, 상기 불순물 도핑층은 상기 연결부내에도 형성된다. 상기 플로팅 게이트는 아래에 위치한 상기 한쌍의 핀들의 양측벽들 및 상부면들과, 상기 한쌍의 핀들 사이의 갭 영역의 바닥면을 따라 콘포말하게 형성될 수 있다. 이 경우에, 상기 컨트롤 게이트 전극은 상기 고유전막 패턴을 개재하여 아래의 상기 갭 영역을 채우도록 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 2는 본 발명의 일 실시예에 따른 비휘발성 기억 셀을 나타내는 평면도이고, 도 3a는 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도이며, 도 3b는 도 2의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 2, 도 3a 및 도 3b를 참조하면, 핀(108)이 반도체 기판(100, 이하 기판이라고 함)으로부터 수직으로 돌출된다. 상기 핀(108)은 상기 기판(100)의 일부분일 수 있다. 상기 핀(108) 및 상기 기판(100)은 동일한 물질, 예컨대, 단결정 실리콘일 수 있다.
상기 핀(108)의 하부 측벽을 둘러싸는 매립 절연 패턴(112a)이 기판(100) 상에 배치된다. 이에 따라, 상기 핀(108)의 윗부분(upper portion)이 상기 매립 절연 패턴(112a) 위로 돌출된다. 상기 매립 절연 패턴(112a)은 소자분리막에 해당한다. 상기 매립 절연 패턴(112a)은 갭필 특성이 우수한 고밀도 플라즈마 실리콘 산화막 또는 SOG막으로 이루어질 수 있다. 상기 매립 절연 패턴(112a)과 상기 기판(100) 사이와, 상기 매립 절연 패턴(112a)과 상기 핀(108)의 하부 측벽 사이에 측벽 산화막(110)이 개재될 수 있다. 상기 측벽 산화막(110)은 열산화막으로 이루어질 수 있다.
컨트롤 게이트 전극(122a)이 상기 핀(108)을 가로지른다. 상기 핀(108)의 양측에 배치된 상기 컨트롤 게이트 전극(122a)의 일부는 상기 매립 절연 패턴(112a) 상부에 배치된다. 상기 컨트롤 게이트 전극(122a)과 상기 핀(108) 사이에 플로팅 게이트(116b)가 개재된다. 상기 플로팅 게이트(116b)는 상기 컨트롤 게이트 전극(122a) 아래에 위치한 상기 핀(108)의 양측벽 및 상부면을 덮는다. 상기 플로팅 게이트(116b)는 상기 컨트롤 게이트 전극(122a)의 측벽에 정렬된 측벽을 갖는다. 상기 플로팅 게이트(116b)는 전기적으로 격리된다. 상기 컨트롤 게이트 전극(122a) 상에는 상기 컨트롤 게이트 전극(122a)에 정렬된 측벽을 갖는 캐핑 패턴(124a)이 배치될 수 있다. 상기 컨트롤 게이트 전극(122a)은 도전 물질로 이루어진다. 상기 플로팅 게이트(116b)는 도핑된 폴리실리콘으로 이루어질 수 있다. 이에 더하여, 상기 플로팅 게이트(116b)는 깊은 준위의 트랩들을 갖는 트랩 절연막, 예컨대, 실리콘 질화막으로 이루어질 수 있다. 상기 캐핑 패턴(124a)은 절연 물질, 예컨대, 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있다.
상기 플로팅 게이트(116b)와 상기 핀(100) 사이에 터널 절연막(114)이 개재된다. 상기 터널 절연막(114)은 실리콘 산화막으로 이루어질 수 있다. 특히, 상기 터널 절연막(114)은 열산화막으로 이루어질 수 있다. 상기 플로팅 게이트(116b)와 상기 컨트롤 게이트 전극(122a) 사이에 고유전막 패턴(118a)이 개재된다. 상기 플로팅 게이트(116b)는 상기 터널 절연막(114) 및 고유전막 패턴(118a)에 의하여 각각 상기 핀(108)과 상기 컨트롤 게이트 전극(122a)으로부터 전기적으로 격리된다. 또한, 상기 플로팅 게이트(116b)는 상기 매립 절연 패턴(112a) 또는 상기 측벽 산화막(110)에 의하여 상기 기판(100)과 전기적으로 격리된다. 물론, 상기 플로팅 게이트(116b)는 이웃하는 다른 셀의 플로팅 게이트(미도시함)와도 전기적으로 격리된다. 상기 컨트롤 게이트 전극(122a) 양측의 상기 핀(108)내에 불순물 도핑층(126)이 배치된다. 상기 불순물 도핑층(126)은 소오스/드레인 영역에 해당한다. 상술한 구조의 비휘발성 기억 셀의 채널 영역은 상기 플로팅 게이트(116b)가 덮고 있는 상기 핀(108)의 상부면 및 양측벽을 포함한다.
상기 고유전막 패턴(118a)은 실리콘 질화막에 비하여 높은 유전상수를 갖는 절연 물질로 이루어진다. 상기 고유전막 패턴(118a)은 금속 산화막으로 이루어질 수 있다. 특히, 상기 고유전막 패턴(118a)은 하프늄 산화막(hafnium oxide), 알루미늄 산화막(aluminum oxide) 및 란탄 산화막(lanthanum oxide) 중 어느 하나, 또는 이들의 조합막으로 이루어진 것이 바람직하다. 더욱 바람직하게는, 상기 고유전막 패턴(118a)은 하프늄 산화막 및 란탄 산화막 중에 선택된 적어도 하나와, 알루미늄 산화막으로 구성된 조합막으로 이루어진다. 상기 알루미늄 산화막의 높은 결정화 온도(약 1000℃)를 갖는다. 이로 인하여, 상기 알루미늄 산화막을 포함하는 상기 고유전막 패턴(118a)은 결정면에 의한 누설전류 패스가 최소화된다. 또한, 상기 고유전막 패턴(118a)을 형성한 후에 수행되는 후속 공정들의 공정온도에 대한 마진이 증가된다. 또한, 상기 하프늄 산화막(유전상수가 약 25)의 경우, 상기 알루미늄 산화막(유전상수가 약10)에 비하여 높은 유전상수를 가짐으로써 상기 알루미늄 산화막 및 하프늄 산화막을 포함하는 조합막으로 형성된 상기 고유전막 패턴(118a)은 누설전류가 최소화됨과 동시에 높은 유전상수를 갖는다.
상기 컨트롤 게이트 전극(122a)은 아랫부분(120', lower portion)과 윗부분(121', upper portion)으로 구분될 수 있다. 상기 컨트롤 게이트 전극(122a)의 아랫부분(120')은 상기 고유전막 패턴(118a)과 접촉한다. 적어도 상기 컨트롤 게이트 전극(122a)의 아랫부분(120')은 도전성 금속질화물로 이루어지는 것이 바람직하다. 예컨대, 상기 컨트롤 게이트 전극(122a)의 아랫부분(120')은 티타늄질화막 또는 탄탈늄질화막으로 이루어질 수 있다. 이에 더하여, 상기 컨트롤 게이트 전극(122a)은 텅스텐질화막등의 다른 도전성 금속질화물로 이루어질 수도 있다. 상기 컨트롤 게이트 전극(122a)의 윗부분은 상기 아랫부분(120')과 동일하게 도전성 금속질화물로 이루어질 수 있다. 이와는 달리, 상기 컨트롤 게이트 전극(122a)의 윗부분(121')은 텅스텐 또는 몰리브덴과 같은 금속으로 이루어질 수도 있다.
금속산화막으로 형성된 고유전막 패턴(118a) 상에 도프트 폴리실리콘막을 형성할 경우, 도프트 폴리실리콘막의 증착에 사용되는 사일렌(SiH4) 가스가 상기 고유전막 패턴(118a)내의 산소를 포획하여 상기 고유전막 패턴(118a)의 특성이 열화될 수 있다. 상기 컨트롤 게이트 전극(122a)의 아랫부분(120')을 화학적으로 안정된 도전성 금속질화물로 형성함으로써, 상술한 고유전막(118a)의 특성 열화를 방지할 수 있다.
상기 핀(108)의 상부 모서리는 도면에 도시된 바와 같이, 둥근 형태인 것이 바람직하다. 이로 인하여, 상기 핀(108)의 상부 모서리에 전계가 집중되는 것을 방지하여 험프 현상등에 따른 누설전류를 방지할 수 있다.
상술한 구조의 비휘발성 기억 셀에 있어서, 상기 채널 영역은 상기 플로팅 게이트(116b)가 덮는 상기 핀(108)의 양측벽 및 상부면을 포함하는 3차원 구조를 갖는다. 이에 따라, 제한된 면적에서 상기 채널 영역의 폭이 증가되어 상기 비휘발성 기억 셀의 턴온 전류량이 크게 증가한다. 그 결과, 상기 비휘발성 기억 셀의 센싱마진이 증가되며, 동작전압을 감소시킬 수 있다.
또한, 상기 컨트롤 게이트 전극(122a)과 상기 플로팅 게이트(116b) 사이에는 상기 고유전막 패턴(118a)이 개재된다. 이에 따라, 상기 컨트롤 게이트 전극(122a)과 상기 플로팅 게이트(116b)간의 정전용량이 크게 증가되어 상기 비휘발성 기억 셀의 커플링 비가 증가된다. 그 결과, 상기 비휘발성 기억 셀의 동작전압을 더욱 감소시킬 수 있다.
이에 더하여, 상기 컨트롤 게이트 전극(122a) 및 상기 플로팅 게이트(116b)는 상기 채널영역의 양측벽 및 상부면에 상에 배치됨으로써, 상기 컨트롤 게이트 전극(122a)의 상기 채널영역에 대한 컨트롤 능력이 증가된다. 이에 따라, 고집적화에 따라 발생할 수 있는 단채널 효과등을 효율적으로 억제할 수 있다.
한편, 상기 채널 영역의 폭이 증가되어 상기 플로팅 게이트(116b)와 상기 채널 영역간의 정전용량이 증가될 수 있다. 이로 인해, 상기 비휘발성 기억 셀의 커플링 비가 다소 감소될 수 있다. 하지만, 상기 고유전막 패턴(118a)에 의한 커플링비의 증가량이 상기 플로팅 게이트(116b) 및 상기 채널 영역간 정전용량의 증가에 의한 커플링 비의 감소량을 충분히 보상한 후에, 상기 비휘발성 기억 셀의 커플링 비를 증가시킨다.
더 나아가서, 상기 플로팅 게이트(116b)는 상기 핀(108)에 의하여 3차원 구조를 가지게 됨으로써, 상기 컨트롤 게이트 전극(122a)이 상기 플로팅 게이트(116b)의 상부면 및 외측벽을 덮는다. 이에 따라, 상기 플로팅 게이트(116b)와 상기 컨트롤 게이트 전극(122a)간의 중첩 면적이 증가되어 상기 비휘발성 기억 셀의 커플링 비가 더욱 증가될 수 있다.
결과적으로, 상기 비휘발성 기억 셀의 동작전압을 감소시켜 저소비전력의 비휘발성 기억 소자를 구현할 수 있으며, 또한, 제한된 면적에서 턴온 전류량을 증가시킬 수 있음으로 고집적화된 비휘발성 기억 소자를 구현할 수 있다.
도 4a 내지 도 7a는 본 발명의 일 실시예에 따른 비휘발성 기억 셀의 형성 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이고, 도 4b 내지 도 7b는 본 발명의 일 실시예에 따른 비휘발성 기억 셀의 형성 방법을 설명하기 위하여 도 2의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 4a 및 도 4b를 참조하면, 기판(100)의 소정영역 상에 하드마스크 패턴(102)을 형성한다. 상기 하드마스크 패턴(102)은 상기 기판(100)에 대하여 식각선택비를 갖는 물질로 형성한다. 이에 더하여, 상기 하드마스크 패턴(102)은 열산화를 방지할 수 있는 물질로 형성하는 것이 바람직하다. 예컨대, 상기 하드마스크 패턴(102)은 실리콘 질화막을 포함할 수 있다. 보다 구체적으로, 상기 하드마스크 패턴(102)은 차례로 적층된 버퍼산화막 및 실리콘 질화막으로 형성할 수 있다.
상기 하드마스크 패턴(102)을 갖는 기판(100)에 열산화 공정을 수행하여 열산화막(104)을 형성한다. 상기 열산화막(104)의 가장자리에는 버즈 빅(106, bird's beak)이 형성된다. 상기 버즈 빅(106)은 상기 하드마스크 패턴(102)의 가장자리 아래에 연장되어 형성된다.
도 5a 및 도 5b를 참조하면, 상기 하드마스크 패턴(102)을 식각마스크로 사용하여 상기 열산화막(104) 및 상기 기판(100)을 연속적으로 식각하여 상기 기판(100)으로부터 수직으로 돌출된 핀(108)을 형성한다. 이때, 핀(108)의 상부 모서리는 상기 버즈 빅(106)에 의하여 둥근 형태로 형성된다.
이어서, 상기 기판(100)에 열산화 공정을 수행하여 측벽 산화막(110)을 형성한다. 상기 측벽 산화막(110)을 형성하는 동안에, 식각 손상된 상기 핀(108)의 측벽, 및 상기 핀(108) 주변의 기판(100) 표면이 치유된다.
상기 측벽 산화막(110)을 갖는 기판(100) 전면에 상기 기판(100)의 식각된 영역을 채우는 매립 절연막을 형성하고, 상기 매립 절연막을 상기 하드마스크 패턴(102)이 노출될때까지 평탄화시킨다. 상기 평탄화된 매립 절연막(112)은 상기 하드마스크 패턴(102) 및 상기 핀(108)의 측벽을 둘러싸는 형태로 형성된다. 상기 평탄화된 매립 절연막(112)은 갭필 특성이 우수한 절연막, 예컨대, 고밀도 플라즈마 실리콘 산화막 또는 SOG막으로 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 핀(108)의 윗부분(upper portion)을 노출시킨다. 상기 핀(108)의 윗부분을 노출시키는 일 방법을 설명한다. 먼저, 상기 평탄화된 매립 절연막(112)을 리세스하여 상기 핀(108)의 하부 측벽을 둘러싸는 매립 절연 패턴(112a)을 형성한다. 이때, 상기 핀(108)의 상부 측벽에 형성된 상기 측벽 산화막(110)이 노출될 수 있다. 상기 핀(108)의 상부 측벽에 형성된 측벽 산화막(110)은 상기 평탄화된 매립 절연막(112)을 리세스하는 동안에 제거될 수도 있다. 이어서, 상기 하드마스크 패턴(102)을 제거하여 상기 핀(108)의 상부면, 및 상기 버즈 빅(106)을 노출시키고, 상기 노출된 버즈 빅(106) 및 상기 노출된 측벽 산화막(110)을 제거하여 상기 핀(108)의 윗부분을 노출시킨다. 상기 하드마스크 패턴(102)이 버퍼산화막을 포함할 경우, 상기 버즈 빅(106)은 상기 하드마스크 패턴(102)와 함께 제거될 수도 있다.
다른 방법으로, 상기 하드마스크 패턴(102)을 제거하여 상기 핀(108)의 상부면 및 버즈 빅(106)을 노출시킨 후에, 상기 평탄화된 매립 절연막(112)을 리세스하여 상기 핀(108)의 하부 측벽을 둘러싸는 매립 절연 패턴(112a)을 형성한다. 상기 핀(108)의 상부측벽에 형성된 상기 측벽 산화막(110), 및 상기 버즈 빅(106)을 제거하여 상기 핀(108)의 윗부분을 노출시킨다. 이 경우에, 상기 평탄화된 매립 절연막(112)을 등방성 식각(ex 습식식각)으로 리세스하여 상기 매립 절연 패턴(112a)을 형성하는 공정, 및 상기 핀(108)의 상부측벽에 형성된 측벽 산화막(110) 및 상기 버즈 빅(106)을 제거하는 공정을 동시에 수행할 수도 있다.
상기 핀(108)의 노출된 윗부분의 표면에 터널 절연막(114)을 형성한다. 상기 터널 절연막(114)은 열산화막으로 형성할 수 있다.
상기 터널 절연막(114)을 갖는 기판(100) 전면에 제1 게이트 물질막(116)을 형성한다. 상기 제1 게이트 물질막(116)의 상부면은 평탄화된 상태일 수 있다. 상기 제1 게이트 물질막(116)은 도핑된 폴리실리콘막으로 형성할 수 있다. 이와는 달리, 상기 제1 게이트 물질막(116)은 깊은 준위의 트랩들을 갖는 트랩 절연막, 예컨대, 실리콘 질화막으로 형성할 수도 있다.
도 7a 및 도 7b를 참조하면, 상기 제1 게이트 물질막(116)을 패터닝하여 하여 예비 플로팅 게이트(116a)를 형성한다. 상기 예비 플로팅 게이트(116a)는 상기 핀(108)과 평행하며, 상기 핀(108)을 덮는다. 즉, 상기 예비 플로팅 게이트(116a)는 상기 핀(108)의 상부면 및 측벽을 덮는다.
상기 예비 플로팅 게이트(116a)를 갖는 기판(100) 전면에 고유전막(118)을 형성한다. 상기 고유전막(118)은 실리콘 질화막에 비하여 높은 유전상수를 갖는 절연물질로 형성한다. 상기 고유전막(118)은 금속산화막으로 형성할 수 있다. 바람직하게는, 상기 고유전막(118)은 하프늄 산화막, 알루미늄 산화막 또는 란탄 산화막 중 어느 하나, 또는 이들의 조합막으로 형성한다. 더욱 바람직하게는, 상기 고유전막(118)은 하프늄 산화막 및 란탄 산화막 중에서 선택된 적어도 하나와, 알루미늄 산화막을 포함하는 조합막으로 형성한다.
상기 고유전막(118)을 갖는 기판(100) 상에 제2 게이트 물질막(122)을 형성한다. 상기 제2 게이트 물질막(122)은 도전막으로 형성한다. 상기 제2 게이트 물질막(122)은 상기 고유전막(118)과 접촉하는 아랫부분(120), 과 윗부분(121)으로 구분될 수 있다. 이때, 적어도 상기 제2 게이트 물질막(122)의 아랫부분(120)은 도전성 금속질화물로 형성하는 것이 바람직하다. 예컨대, 상기 제2 게이트 물질막(122)의 아랫부분(120)은 티타늄질화막 또는 탄탈늄 질화막으로 형성하는 것이 바람직하다. 이에 더하여, 상기 제2 게이트 물질막(122)의 아랫부분(120)은 텅스텐질화막등의 다른 도전성 금속질화물로 형성될 수도 있다. 상기 제2 게이트 물질막(122)의 윗부분(121)은 상기 아랫부분(120)과 동일하게 도전성 금속질화물으로 형성할 수 있다. 즉, 상기 제2 게이트 물질막(122)의 전체가 도전성 금속질화물로 형성될 수 있다. 이와는 달리, 상기 제2 게이트 물질막(122)의 윗부분(121)은 텅스텐 또는 몰리브덴과 같은 금속으로 형성할 수 있다. 즉, 상기 제2 게이트 물질막(122)은 차례로 적층된 도전성 금속질화막 및 금속막으로 형성할 수 있다. 상기 제2 게이트 물질막(122)의 상부면은 평탄화된 상태일 수 있다.
상기 제2 게이트 물질막(122) 상에 캐핑막(124)을 형성한다. 상기 캐핑막(124)은 절연 물질인 실리콘 질화막 또는 실리콘 산화막으로 형성할 수 있다.
이어서, 상기 캐핑막(124), 제2 게이트 물질막(122), 고유전막(118) 및 예비 플로팅 게이트(116a)를 연속적으로 패터닝하여 도 2, 도 3a 및 도 3b에 도시된 바와 같이, 차례로 적층된 플로팅 게이트(116b), 고유전막 패턴(118a), 컨트롤 게이트 전극(122a) 및 캐핑 패턴(124a)을 형성한다. 상기 컨트롤 게이트 전극(122a)은 상기 핀(108)을 가로지른다. 상기 플로팅 게이트(116b)는 상기 컨트롤 게이트 전극(122a)에 자기정렬되어 형성된다.
이어서, 상기 컨트롤 게이트 전극(122a) 및 캐핑 패턴(124a)을 마스크로 사용하여 불순물 이온들을 주입하여 도 2 및 도 3b에 도시된 불순물 도핑층(126)을 형성한다.
(제2 실시예)
본 발명의 다른 실시예에서는, 턴온 전류량이 보다 증가된 비휘발성 기억 셀 및 그 형성 방법을 제공한다.
도 8은 본 발명의 다른 실시예에 따른 비휘발성 기억 셀을 나타내는 평면도이고, 도 9는 도 8의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 8 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 기억 셀은 기판(200)으로부터 수직으로 돌출된 한쌍의 핀들(218)을 포함한다. 상기 한쌍의 핀들(218)은 서로 평행하다. 상기 한쌍의 핀들의 서로 인접한 일 단부들(edge portions)을 연결시키는 연결부(220)가 배치될 수 있다. 상기 연결부(220)는 상기 기판(200)으로부터 수직으로 돌출된다. 상기 연결부(220)의 상부면은 상기 핀들(218)의 상부면과 동일한 높이이다. 상기 핀들(218) 및 상기 연결부(220)는 상기 기판(200)과 동일한 물질일 수 있다. 상기 핀(218)의 폭(W)은 포토리소그라피 공정이 정의할 수 있는 최소 선폭에 비하여 작다.
상기 기판(200) 상에 상기 한쌍의 핀들(218)의 하부 측벽들을 둘러싸는 매립 절연 패턴(212a)이 배치된다. 이때, 상기 매립 절연 패턴(212a)은 상기 한쌍의 핀들(218)의 외측벽들의 아랫부분을 둘러싸는 것이 바람직하다. 즉, 상기 한쌍의 핀들(218) 사이에 상기 매립 절연 패턴(212a)이 존재하지 않는다. 상기 한쌍의 핀들(218) 사이의 갭 영역의 바닥면은 상기 한쌍의 핀들(218) 주변의 상기 기판(200)의 상부면에 비하여 높을 수 있다. 상기 매립 절연 패턴(212a)의 상부면은 상기 갭 영역의 바닥면에 근접한 높이일 수 있다. 상기 매립 절연 패턴(212a)은 갭필 특성이 우수한 고밀도 플라즈마 실리콘 산화막 또는 SOG막으로 이루어질 수 있다.
상기 매립 절연 패턴(212a)과 상기 기판(200) 사이, 및 상기 매립 절연 패턴(212a)과 상기 핀들(218) 사이에 측벽 산화막(210)이 개재될 수 있다. 상기 측벽 산화막(210)은 열산화막으로 이루어질 수 있다.
컨트롤 게이트 전극(230a)이 상기 한쌍의 핀들(218)을 가로지른다. 상기 컨트롤 게이트 전극(230a)과 상기 한쌍의 핀들(218) 사이에 플로팅 게이트(224b)가 개재된다. 상기 플로팅 게이트(224b)는 상기 컨트롤 게이트 전극(230a) 아래의 상기 한쌍의 핀들(218)의 양측벽들 및 상부면들을 덮는다. 상기 플로팅 게이트(224b)는 상기 컨트롤 게이트 전극(230a) 아래의 상기 한쌍의 핀들(218) 사이의 갭 영역을 채울수 있다. 상기 플로팅 게이트(224b)는 상기 컨트롤 게이트 전극(230a)의 측벽에 정렬된 측벽을 갖는다. 상기 컨트롤 게이트 전극(230a) 상에는 캐핑 패턴(232a)이 배치될 수 있다. 상기 캐핑 패턴(232a)은 상기 컨트롤 게이트 전극(230a)에 정렬된 측벽을 갖는다. 상기 컨트롤 게이트 전극(230a)은 도전 물질로 이루어진다. 상기 플로팅 게이트(224b)는 도핑된 폴리실리콘으로 이루어질 수 있다. 이와는 달리, 상기 플로팅 게이트(224b)는 깊은 준위의 트랩들을 갖는 트랩 절연막, 예컨대, 실리콘 질화막으로 이루어질 수도 있다. 상기 캐핑 패턴(232a)은 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있다.
상기 플로팅 게이트(224b)와 상기 한쌍의 핀들(218) 사이에 터널 절연막(222)이 개재되고, 상기 플로팅 게이트(224b)와 상기 컨트롤 게이트 전극(230a) 사이에 고유전막 패턴(226a)이 개재된다. 상기 터널 절연막(222)은 실리콘 산화막, 특히, 열산화막으로 이루어질 수 있다. 상기 컨트롤 게이트 전극(230a) 양측의 상기 핀들(218) 내에 불순물 도핑층(234)이 형성된다. 상기 한쌍의 핀들(218)의 일 단부들을 연결하는 상기 연결부(220)가 배치될 경우, 상기 불순물 도핑층(234)은 상기 연결부(220)내에도 형성될 수 있다.
상기 고유전막 패턴(226a)은 실리콘 질화막에 비하여 높은 유전상수를 갖는 절연 물질로 이루어진다. 예컨대, 상기 고유전막 패턴(226a)은 금속 산화막으로 이루어질 수 있다. 특히, 상기 고유전막 패턴(226a)은 하프늄 산화막, 알루미늄 산화막 또는 란탄 산화막 중 어느 하나, 또는 이들의 조합막으로 이루어진 것이 바람직하다. 더욱 바람직하게는, 상기 고유전막 패턴(226a)은 하프늄 산화막 및 란탄 산화막 중에 선택된 적어도 하나와, 알루미늄 산화막을 포함하는 조합막으로 이루어진다. 이에 따라, 제1 실시예에서 상술한 바와 같이, 높은 결정화 온도의 알루미늄 산화막에 의해 상기 고유전막 패턴(226a)을 통한 누설전류를 최소화 되며, 후속 공정의 공정 온도에 대한 마진을 증가시킬 수 있다. 또한, 상기 고유전막 패턴(226a)이 상대적으로 높은 유전상수를 갖는 물질을 포함함으로써, 상기 고유전막 패턴(226a)의 유전상수가 더욱 증가될 수 있다.
상기 컨트롤 게이트 전극(230a)은 아랫부분(228') 및 윗부분(229')으로 구분될 수 있다. 상기 컨트롤 게이트 전극(230a)의 아랫부분(228')은 상기 고유전막 패턴(226a)과 접촉한다. 이때, 적어도 상기 컨트롤 게이트 전극(230a)의 아랫부분(228')은 도전성 금속질화물로 이루어지는 것이 바람직하다. 예컨대, 상기 컨트롤 게이트 전극(230a)의 아랫부분(228')은 티타늄질화막 또는 탄탈늄 질화막으로 이루어지는 것이 바람직하다. 이에 더하여, 상기 컨트롤 게이트 전극(230a)의 아랫부분(228')은 텅스텐질화막등과 같은 다른 도전성 금속질화물로 이루어질 수도 있다. 상기 컨트롤 게이트 전극(230a)의 윗부분(229')은 상기 아랫부분(228')과 동일하게 도전성 금속질화물로 이루어질수 있다. 즉, 상기 컨트롤 게이트 전극(230a)의 전체가 도전성 금속질화물로 이루어질 수 있다. 이와는 달리, 상기 컨트롤 게이트 전극(230a)의 윗부분(229')은 텅스텐 또는 몰리브덴과 같은 금속으로 이루어질 수도 있다. 상기 고유전막(226a)과 접촉하는 상기 컨트롤 게이트 전극(230a)의 아랫부분(228')이 도전성 금속질화물로 형성됨으로써, 제1 실시예에서 전술한 것과 같은 상기 고유전막(226a)의 특성 열화를 방지할 수 있다.
상기 핀들(218)의 상부 모서리는 둥근 형태인 것이 바람직하다. 이로 인하여, 상기 핀들(218)의 상부 모서리에 전계가 집중되는 현상을 방지하여 험프 현상등을 방지할 수 있다.
상술한 구조의 비휘발성 기억 셀에 있어서, 상기 비휘발성 기억 셀의 채널 영역은 상기 플로팅 게이트(224b)가 덮는 상기 한쌍의 핀들(218)의 양측벽들 및 상부면들을 포함한다. 이에 따라, 상기 채널 영역의 폭이 더욱 증가하여 상기 비휘발성 기억 셀의 턴온 전류량이 더욱 증가된다. 그 결과, 상기 비휘발성 기억 셀의 센싱마진이 증가되며, 동작전압을 감소시킬 수 있다.
또한, 상기 컨트롤 게이트 전극(230a) 및 플로팅 게이트(224b)는 상기 채널 영역의 양측벽들 및 상부면들을 제어함으로써, 상기 컨트롤 게이트 전극(230a)의 상기 채널 영역에 대한 컨트롤 능력이 향상된다. 이로써, 고집적화된 비휘발성 기억 소자를 구현할 수 있다. 이에 더하여, 상기 핀(218)은 포토리소그라피 공정이 정의할 수 있는 최소 선폭보다 작게 형성된다. 이로써, 보다 고집적화된 비휘발성 기억 소자를 구현할 수 있다.
한편, 상기 플로팅 게이트(224b)와 상기 채널 영역간의 정전용량이 증가하여 상기 셀의 커플링비가 감소될 수 있으나, 상기 고유전막(226a)에 의한 커플링비의 증가량이 이를 충분히 보상한다. 이에 더하여, 상기 고유전막(226a)에 의해 증가되는 커플링비의 증가량은 상기 채널 영역 및 플로팅 게이트(224b)에 의한 커플링 비의 감소량을 보상한 후에, 상기 비휘발성 기억 셀의 총 커플링비를 증가시킨다.
더 나아가서, 3차원 구조의 상기 핀들(218)에 의해 상기 플로팅 게이트(224b)도 역시 3차원 구조를 갖는다. 이에 따라, 상기 플로팅 게이트(224b) 및 상기 컨트롤 게이트 전극(230a)간의 중첩 면적이 증가되어 상기 플로팅 게이트(224b) 및 상기 컨트롤 게이트 전극(230a)간의 정전용량이 증가된다. 이로써, 상기 셀의 커플링 비가 더욱 증가되어 상기 비휘발성 기억 셀의 동작 전압을 더욱 감소시킬 수 있다.
상기 비휘발성 기억 셀은 낸드형(NAND-type) 비휘발성 기억 소자 또는 노아형(NOR-type) 비휘발성 기억 소자에 적용될 수 있다. 상기 비휘발성 기억 셀이 낸드형 플래쉬 기억 소자에 적용된 예를 도 10에 도시하였다.
도 10은 도 8의 비휘발성 기억 셀을 적용한 셀 어레이의 일부를 보여주는 평면도이다.
도 10을 참조하면, 낸드형 비휘발성 기억 소자는 복수개의 비휘발성 기억 셀이 직렬로 연결된 셀 스트링(cell string)을 포함한다. 상기 낸드형 플래쉬 기억 소자는 복수개의 셀 스트링들을 포함할 수 있다. 도 10에서는 하나의 셀 스트링을 도시하였다.
한쌍의 핀들(218')이 기판으로부터 수직으로 돌출된다. 상기 한쌍의 핀들(218')은 일 방향을 따라 서로 평행하게 배치된다. 상기 한쌍의 핀들(218')은 셀 스트링내의 활성영역에 해당한다. 스트링 선택 게이트 전극(240a) 및 접지 선택 게이트 전극(240b)이 상기 한쌍의 핀들(218')을 나란히 가로지른다. 상기 스트링 선택 게이트 전극(240a) 및 상기 핀들(218') 사이, 및 상기 접지 선택 게이트 전극(240b)과 상기 핀들(218') 사이에 게이트 절연막(미도시함)이 개재된다.
상기 스트링 선택 게이트 전극(240a) 및 상기 접지 선택 게이트 전극(240b) 사이에 복수개의 컨트롤 게이트 전극들(230a)이 나란히 배치된다. 상기 컨트롤 게이트 전극(230a)은 상기 한쌍의 핀들(218')을 가로지른다. 상기 컨트롤 게이트 전극(230a)과 상기 한쌍의 핀들(218') 사이에 플로팅 게이트(224b)가 개재된다. 상기 컨트롤 게이트 전극(230a)과 상기 플로팅 게이트(224b) 사이에는 도 9의 고유전막 패턴(226a)이 개재되고, 상기 플로팅 게이트(224b)와 상기 한쌍의 핀들(218') 사이에는 도 9의 터널 절연막(222)이 개재된다. 상기 게이트 절연막 및 상기 터널 절연막(222)은 서로 동일한 두께로 형성되거나, 서로 다른 두께로 형성될 수 있다.
상기 컨트롤 게이트 전극(230a) 양측의 상기 핀들(218')내에 제1 불순물 도핑층(234)이 배치된다. 상기 제1 불순물 도핑층(234)은 비휘발성 기억 셀의 소오스/드레인 영역에 해당할 수 있다. 상기 컨트롤 게이트 전극(230a)에 대향된 상기 스트링 선택 게이트 전극(240a) 일측에 위치한 상기 핀들(218')내에 제2 불순물 도핑층(242a)이 배치되고, 상기 컨트롤 게이트 전극(230a)에 대향된 상기 접지 선택 게이트 전극(240b) 일측에 위치한 상기 핀들(218')내에 제3 불순물 도핑층(242b)이 배치된다. 상기 제2 및 제3 불순물 도핑층들(242a,242b)은 각각 셀 스트링의 드레인 영역 및 소오스 영역에 해당할 수 있다.
상기 한상의 핀들(218')의 서로 인접한 일 단부들을 연결시키는 연결부(220')가 배치된다. 상술한 셀 스트링의 경우, 상기 연결부(220')은 상기 스트링 선택 게이트 전극(240a)의 일측, 및 상기 접지 선택 게이트 전극(240b)의 일측에 배치된다.
도 11a 내지 도 15a는 본 발명의 다른 실시예에 따른 비휘발성 기억 셀의 형성 방법을 설명하기 위한 평면도들이고, 도 11b 내지 도 15b는 각각 도 11a 내지 도 15a의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 11a 및 도 11b를 참조하면, 기판(200)의 소정영역 상에 하드마스크 패턴(202)을 형성하고, 상기 하드마스크 패턴(202)을 마스크로 사용하여 열산화 공정을 수행하여 제1 열산화막을 형성한다. 상기 제1 열산화막의 가장자리에는 제1 버즈 빅(206)이 형성되며, 상기 제1 버즈 빅(206)은 상기 하드마스크 패턴(202)의 가장자리 아래에 형성된다. 상기 하드마스크 패턴(202)은 상기 기판(200)에 대하여 식각선택비를 갖는 물질로 형성된다. 이에 더하여, 상기 하드마스크 패턴(202)은 열산화를 방지할 수 있는 물질로 형성된다. 예컨대, 상기 하드마스크 패턴(202)은 실리콘 질화막을 포함할 수 있다. 상기 하드마스크 패턴(202)은 차례로 적층된 버퍼 산화막 및 실리콘 질화막으로 형성될 수 있다. 상기 하드마스크 패턴(202)은 포토리소그라피 공정이 정의할 수 있는 최소 선폭으로 형성될 수 있다.
상기 하드마스크 패턴(202)을 마스크로 사용하여 상기 제1 열산화막 및 기판(200)을 연속적으로 식각하여 상기 기판(200)으로 부터 돌출된 예비 핀(208)을 형성한다. 상기 예비 핀(208)의 상부 모서리는 상기 제1 버즈 빅(206)에 의해 둥근 형태로 형성된다.
상기 예비 핀(208)을 갖는 기판(200)에 열산화 공정을 수행하여 상기 예비 핀(208)의 측벽 및 상기 예비 핀(208) 주변의 기판(200) 표면에 측벽 산화막(210)을 형성한다. 상기 측벽 산화막(210)으로 인하여 식각손상된 상기 예비 핀(208)의 측벽 및 상기 기판(200)의 표면이 치유된다.
도 12a 및 도 12b를 참조하면, 상기 하드마스크 패턴(202)을 등방성 식각한다. 이에 따라, 상기 등방성 식각된 하드마스크 패턴(202a)의 가로 및 세로 폭들, 및 두께는 모두 감소하여 상기 예비 핀(208)의 상부면 가장자리가 노출된다. 상기 하드마스크 패턴(202)이 버퍼 산화막 및 실리콘 질화막을 포함할 경우, 실리콘 질화막에 대한 등방성 식각 공정을 수행할 수 있다.
상기 기판(200)의 식각된 영역을 채우는 매립 절연막을 기판(200) 전면에 형성하고, 상기 매립 절연막을 상기 식각된 하드마스크 패턴(202a)의 상부면이 노출될때까지 평탄화시킨다. 상기 평탄화된 매립 절연막(212)은 상기 식각된 하드마스크 패턴(202a) 및 예비 핀(208)의 측벽을 둘러싸는 형태이다. 또한, 상기 평탄화된 매립 절연막(212)은 상기 예비 핀(208)의 상부면 가장자리를 덮는다.
도 13a 및 도 13b를 참조하면, 노출되어 있는 상기 식각된 하드마스크 패턴(202a)을 선택적으로 제거하여 상기 예비 핀(208)의 상부면을 노출시키는 그루브(214)를 형성한다. 상기 예비 핀(208)의 상부면 가장자리는 상기 평탄화된 매립 절연막(212)에 의해 덮혀 있음으로, 상기 그루브(214)는 상기 예비 핀(208)의 상부면의 중앙 영역을 노출시킨다.
이어서, 상기 기판(200)에 열산화 공정을 수행하여 상기 그루브(214)에 노출된 상기 예비 핀(208)의 상부면에 제2 열산화막을 형성할 수 있다. 이때, 상기 제2 열산화막의 가장자리에는 제2 버즈 빅(216)이 형성된다. 상기 제2 버즈 빅(216)은 상기 그루브(214)의 내측벽 아래로 연장되어 형성될 수 있다.
상기 평탄화된 매립 절연막(212)을 마스크로 사용하여 상기 제2 열산화막 및 상기 예비 핀(208)을 연속적으로 식각하여 서로 평행한 한쌍의 핀들(218)을 형성한다. 이때, 상기 핀들(218)의 서로 인접한 일 단부들을 연결하는 연결부(220)도 동시에 형성된다. 상기 연결부(220)는 상기 기판(200)으로부터 돌출된다. 상기 제2 열산화막을 식각하는 동안에 상기 평탄화된 매립 절연막(212)의 상부면이 일부 리세스될 수도 있다. 상기 제1 및 제2 버즈 빅들(206,216)으로 인하여, 상기 핀(218)의 상부 모서리는 둥근 형태로 형성된다.
상기 핀(218)은 상기 그루브(214)에 의해 자기정렬적으로 형성된다. 상기 핀(218)의 선폭(W)은 상기 하드마스크 패턴(202)의 리세스되는 량에 의해 조절된다. 이에 따라, 상기 핀(218)의 선폭(W)은 포토리소그라피 공정이 정의할 수 있는 최소 선폭보다 작게 형성할 수 있다. 특히, 상기 하드마스크 패턴(202)이 포토리소그라피 공정이 정의할 수 있는 최소 선폭으로 형성될 경우, 상기 핀(218)의 선폭(W)은 현저히 작게 정의된다. 그 결과, 상기 핀(218)에 형성되는 채널영역은 매우 용이하게 완전 공핍 상태가 될 수 있다. 또한, 고집적화된 비휘발성 기억 셀을 구현할 수 있다.
상기 한쌍의 핀들(218) 사이의 갭 영역(221)의 바닥면은 상기 한쌍의 핀들(218) 주변의 기판(200) 표면에 비하여 높은 높이일 수 있다.
도 14a 및 도 14b를 참조하면, 상기 평탄화된 매몰 절연막(212)을 리세스하여 상기 한쌍의 핀들(218) 및 연결부(220)의 외측벽의 아랫부분을 둘러싸는 매몰 절연 패턴(212a)을 형성한다. 상기 매몰 절연 패턴(212a)의 상부면은 상기 갭 영역(221)의 바닥면에 근접한 높이일 수 있다.
상기 매몰 절연 패턴(212a) 위로 돌출된 상기 핀들(218) 및 연결부(220)의 표면에 형성된 제1 및 제2 버즈 빅들(206,216) 과 측벽 산화막(210)을 제거하여 상기 핀들(218) 및 연결부(220)의 윗부분의 표면을 노출시킨다. 상기 매몰 절연 패턴(212a)을 형성하는 공정, 및 상기 제1 및 제2 버즈 빅들(206,216) 및 측벽 산화막(210)을 제거하는 공정은 동시에 수행될 수 있다.
상기 핀들(218) 및 연결부(220)의 노출된 표면에 터널 절연막(222)을 형성한다. 상기 터널 절연막(222)은 열산화막으로 형성할 수 있다. 상기 터널 절연막(222) 상에 제1 게이트 물질막(224)을 형성한다. 상기 제1 게이트 물질막(224)은 도핑된 폴리실리콘막으로 형성할 수 있다. 이와는 달리, 상기 제1 게이트 물질막(224)은 깊은 준위의 트랩들을 갖는 트랩 절연막, 예컨대, 실리콘 질화막으로 형성할 수 있다. 상기 제1 게이트 물질막(224)은 상기 한쌍의 핀들(218) 사이의 갭 영역(221)을 채울수 있다. 상기 제1 게이트 물질막(224)의 상부면은 평탄화된 상태일 수 있다.
도 15a 및 도 15b를 참조하면, 상기 제1 게이트 물질막(224)을 패터닝하여 예비 플로팅 게이트(224a)를 형성한다. 상기 예비 플로팅 게이트(224a)는 상기 핀들(218)과 평행하며, 상기 한쌍의 핀들(218)을 덮는다.
상기 예비 플로팅 게이트(224a)를 갖는 기판(200) 전면에 고유전막(226) 및 제2 게이트 물질막(230)을 차례로 형성한다. 상기 고유전막(226)은 실리콘 질화막에 비하여 높은 유전상수를 갖는 절연 물질로 형성한다. 상기 고유전막(226)은 금속산화막으로 형성할 수 있다. 바람직하게는, 상기 고유전막(226)은 하프늄 산화막, 알루미늄 산화막 또는 란탄 산화막 중의 어느 하나, 또는 이들의 조합막으로 형성한다. 더욱 바람직하게는, 상기 고유전막(226)은 하프늄 산화막 및 란탄 산화막 중에 선택된 적어도 하나와, 알루미늄 산화막을 포함하는 조합막으로 형성한다.
적어도 상기 제2 게이트 물질막(230)의 아랫부분(228)은 도전성 금속질화물로 형성하는 것이 바람직하다. 예컨대, 상기 아랫부분(228)은 티타늄질화막, 탄탈늄질화막으로 형성하는 것이 바람직하다. 이에 더하여, 상기 아랫부분(228)은 텅스텐 질화막등과 같은 다른 도전성 금속질화물로도 형성할 수 있다. 상기 제2 게이트 물질막(230)의 윗부분(229)은 상기 아랫부분(228)과 동일하게 도전성 금속질화물로 형성하거나, 텅스텐 또는 몰리브덴과 같은 금속으로 형성할 수 있다.
상기 제2 게이트 물질막(230) 상에 캐핑막(232)을 형성한다. 상기 캐핑막(232)은 절연물질인 실리콘 질화막 또는 실리콘 산화막으로 형성할 수 있다.
상기 캐핑막(232), 제2 게이트 물질막(230), 고유전막(226) 및 예비 플로팅 게이트(224a)을 연속적으로 패터닝하여 도 8 및 도 9에 도시된 플로팅 게이트(224b), 고유전막 패턴(226a), 컨트롤 게이트 전극(230a) 및 캐핑 패턴(232a)을 형성한다.
이어서, 상기 컨트롤 게이트 전극(230a) 및 캐핑 패턴(232a)을 마스크로 사용하여 불순물 이온들을 주입하여 도 8에 도시된 불순물 도핑층(234)을 형성한다.
상술한 비휘발성 기억 셀의 형성 방법에 있어서, 상기 핀들(218)은 하드마스크 패턴(202)의 리세스를 통하여 정의됨으로써, 포토리소그라피 공정이 정의할 수 있는 최소 선폭에 비하여 월등히 작게 형성될 수 있다. 이에 따라, 고집적화된 비휘발성 기억 셀들을 형성할 수 있다.
다음으로, 도 16을 참조하여 본 발명의 다른 실시예에 따른 비휘발성 기억 셀의 변형예를 설명한다. 본 변형예에서는, 커플링비를 보다 증가시킬 수 있는 비휘발성 기억 셀을 개시한다.
도 16은 본 발명의 다른 실시예에 따른 비휘발성 기억 셀의 변형예를 나타내는 단면도이다.
도 16을 참조하면, 컨트롤 게이트 전극(230a")이 한쌍의 핀들(218)을 가로지르고, 상기 컨트롤 게이트 전극(230a")과 상기 한쌍의 핀들(218) 사이에 플로팅 게이트(224b')가 개재된다. 상기 플로팅 게이트(224b')는 그것의 아래에 위치한 한쌍의 핀들(218)의 양측벽들 및 상부면들과, 상기 한쌍의 핀들(218) 사이의 갭 영역의 바닥면을 따라 콘포말하게 배치된다. 즉, 상기 컨트롤 게이트 전극(230a") 아래의 상기 갭 영역은 상기 플로팅 게이트(224b')에 의해 완전히 채워지지 않는다. 상기 컨트롤 게이트 전극(230a")이 고유전막 패턴(226a')을 개재하여 아래로 연장되어 상기 갭 영역을 채운다. 이에 따라, 상기 컨트롤 게이트 전극(230a")과 상기 플로팅 게이트(224b')의 중첩 면적이 증가되어 상기 컨트롤 게이트 전극(230a")과 상기 플로팅 게이트(224b')간의 정전용량이 증가된다. 결과적으로, 비휘발성 기억 셀의 커플링비가 더욱 증가되어 동작전압을 더욱 감소시킬 수 있다.
도 16에 도시된 비휘발성 기억 셀은 도 14a 및 도 14b의 제1 게이트 물질막(224)을 한쌍의 핀들(218) 사이의 갭 영역내를 포함한 기판(200) 전면에 콘포말하게 형성함으로써, 구현할 수 있다. 즉, 상기 제1 게이트 물질막(224)이 상기 갭 영역을 완전히 채우지 않도록 형성한다. 상기 제1 게이트 물질막(224)을 보다 콘포말하게 형성하기 위하여, 도 11a 및 도 11b,의 하드마스크 패턴(202)의 폭을 크게하여 상기 갭 영역의 폭을 증가시킬 수 있다.
상술한 제1 실시예, 제2 실시예, 및 제2 실시예의 변형예에서 서로 대응되는 구성요소들은 서로 동일한 물질로 형성할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 비휘발성 기억 셀의 플로팅 게이트는 기판으로부터 수직으로 돌출된 핀의 상부면 및 양측벽들을 덮는다. 또한, 상기 플로팅 게이트와 컨트롤 게이트 전극 사이에는 고유전막이 개재된다. 이에 따라, 상기 비휘발성 기억 셀의 턴온 전류량을 증가시켜 센싱 마진을 증가시킴으로써, 동작 전압을 감소시킬 수 있다. 또한, 상기 고유전막에 의하여 상기 비휘발성 기억 셀의 커플링비를 증가시켜 동작 전압을 감소시킨다. 결과적으로, 저소비전력의 비휘발성 기억 셀을 구현할 수 있다.
또한, 상기 비휘발성 기억 셀의 채널 영역은 한쌍의 핀들의 상부면들 및 양측벽들을 포함할 수 있다. 이로써, 상기 채널 영역의 폭이 더욱 증가되어 상기 비휘발성 기억 셀의 턴온 전류량은 더욱 증가된다. 이때, 상기 고유전막으로 인해, 상기 비휘발성 기억 셀의 커플링 비의 감소 없이 상기 비휘발성 기억 셀의 턴온 전류량이 증가된다. 오히려, 상기 고유전막에 의한 커플링비가 더욱 증가됨으로, 상기 비휘발성 기억 셀의 동작전압은 더욱 감소될 수 있다.
도 1은 종래의 적층 게이트 구조의 플래쉬 기억 셀을 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 기억 셀을 나타내는 평면도이다.
도 3a는 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 3b는 도 2의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 4a 내지 도 7a는 본 발명의 일 실시예에 따른 비휘발성 기억 셀의 형성 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 4b 내지 도 7b는 본 발명의 일 실시예에 따른 비휘발성 기억 셀의 형성 방법을 설명하기 위하여 도 2의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 비휘발성 기억 셀을 나타내는 평면도이다.
도 9는 도 8의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 10은 도 8의 비휘발성 기억 셀을 적용한 셀 어레이의 일부를 보여주는 평면도이다.
도 11a 내지 도 15a는 본 발명의 다른 실시예에 따른 비휘발성 기억 셀의 형성 방법을 설명하기 위한 평면도들이다.
도 11b 내지 도 15b는 각각 도 11a 내지 도 15a의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 16은 본 발명의 다른 실시예에 따른 비휘발성 기억 셀의 변형예를 나타내는 단면도이다.

Claims (30)

  1. 기판으로 부터 수직으로 돌출된 핀;
    상기 핀을 가로지르는 컨트롤 게이트 전극;
    상기 컨트롤 게이트 전극과 상기 핀 사이에 개재된 플로팅 게이트;
    상기 플로팅 게이트와 상기 핀 사이에 개재된 터널 절연막; 및
    상기 플로팅 게이트와 상기 컨트롤 게이트 전극 사이에 개재되되, 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막을 포함하는 비휘발성 기억 셀.
  2. 제 1 항에 있어서,
    상기 고유전막은 하프늄 산화막(hafnium oxide), 알루미늄 산화막(lanthanum oxide) 또는 란탄 산화막(aluminum oxide) 중 어느 하나, 또는 이들의 조합막인 것을 특징으로 하는 비휘발성 기억 셀.
  3. 제 2 항에 있어서,
    상기 고유전막은 상기 하프늄 산화막(hafnium oxide) 및 란탄 산화막(lanthanum oxide) 중에 선택된 적어도 하나와, 상기 알루미늄 산화막(aluminum oxide)을 포함하는 조합막으로 이루어진 것을 특징으로 하는 비휘발성 기억 셀.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 핀의 상부 모서리는 둥근 형태인 것을 특징으로 하는 비휘발성 기억 셀.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기판 상에 배치되어 상기 핀의 아랫부분(lower portion)을 둘러싸는 절연막을 더 포함하되, 상기 핀 양측에 배치된 상기 게이트 전극의 일부는 상기 절연막 상에 배치되는 것을 특징으로 하는 비휘발성 기억 셀.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    적어도 상기 고유전막과 접촉하는 상기 컨트롤 게이트 전극의 아랫부분은 도전성 금속질화물로 이루어진 것을 특징으로 하는 비휘발성 기억 셀.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 컨트롤 게이트 전극 양측의 상기 핀내에 형성된 불순물 도핑층을 더 포함하는 것을 특징으로 하는 비휘발성 기억 셀.
  8. 기판으로부터 수직으로 돌출되되, 서로 평행한 한쌍의 핀들(fins);
    상기 한쌍의 핀들을 가로지르는 컨트롤 게이트 전극;
    상기 한쌍의 핀들과 상기 컨트롤 게이트 전극 사이에 개재된 플로팅 게이트;
    상기 플로팅 게이트와 상기 한쌍의 핀들 사이에 개재된 터널 절연막;
    상기 플로팅 게이트와 상기 컨트롤 게이트 전극 사이에 개재되되, 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막; 및
    상기 컨트롤 게이트 전극 양측의 상기 핀들내에 형성된 불순물 도핑층을 포함하는 비휘발성 기억 셀.
  9. 제 8 항에 있어서,
    상기 고유전막은 하프늄 산화막, 알루미늄 산화막 또는 란탄 산화막 중 어느 하나, 또는 이들의 조합막인 것을 특징으로 하는 비휘발성 기억 셀.
  10. 제 9 항에 있어서,
    상기 고유전막은 상기 하프늄 산화막 및 란타늄 산화막 중에 선택된 적어도 하나와, 상기 알루미늄 산화막을 포함하는 조합막으로 이루어진 것을 특징으로 하는 비휘발성 기억 셀.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 한쌍의 핀들의 일 단부들을 연결시키는 연결부를 더 포함하되, 상기 연결부는 상기 기판으로부터 수직으로 돌출되며, 상기 연결부의 상부면은 상기 핀들의 상부면과 동일한 높이이고, 상기 불순물 도핑층은 상기 연결부내에도 형성된 것을 특징으로 하는 비휘발성 기억 셀.
  12. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 핀들의 상부 모서리는 둥근 형태인 것을 특징으로 하는 비휘발성 기억 셀.
  13. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 기판 상에 배치되되, 상기 핀의 아랫부분(lower portion)을 둘러싸는 절연막을 더 포함하되, 상기 핀 양측에 배치된 상기 게이트 전극의 일부는 상기 절연막 상에 배치되는 것을 특징으로 하는 비휘발성 기억 셀.
  14. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    적어도 상기 고유전막과 접촉하는 상기 컨트롤 게이트 전극의 아랫부분은 도전성 금속질화물로 이루어진 것을 특징으로 하는 비휘발성 기억 셀.
  15. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 플로팅 게이트는 그것의 아래에 위치한 상기 한쌍의 핀들의 양측벽들 및 상부면들과, 상기 한쌍의 핀들 사이의 갭 영역의 바닥면을 따라 콘포말하게 배치되고, 상기 컨트롤 게이트 전극은 상기 고유전막을 개재하여 아래로 연장되어 상기 갭 영역을 채우는 것을 특징으로 하는 비휘발성 기억 셀.
  16. 기판으로 부터 수직으로 돌출된 핀을 형성하는 단계;
    상기 핀의 표면에 터널 절연막을 형성하는 단계;
    상기 핀을 덮되, 상기 핀과 평행한 예비 플로팅 게이트를 형성하는 단계;
    상기 기판 상에 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막, 및 게이트 물질막을 형성하는 단계; 및
    상기 게이트 물질막, 고유전막 및 예비 플로팅 게이트를 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트, 고유전막 패턴, 및 상기 핀을 가로지르는 컨트롤 게이트 전극을 형성하는 단계를 포함하는 비휘발성 기억 셀의 형성 방법.
  17. 제 16 항에 있어서,
    상기 고유전막은 하프늄 산화막(hafnium oxide), 알루미늄 산화막(lanthanum oxide) 또는 란탄 산화막(aluminum oxide) 중 어느 하나, 또는 이들의 조합막으로 형성하는 것을 특징으로 하는 비휘발성 기억 셀의 형성 방법.
  18. 제 17 항에 있어서,
    상기 고유전막은 상기 하프늄 산화막(hafnium oxide) 및 란탄 산화막(lanthanum oxide) 중에 선택된 적어도 하나와, 상기 알루미늄 산화막(aluminum oxide)을 포함하는 조합막으로 형성하는 것을 특징으로 하는 비휘발성 기억 셀의 형성 방법.
  19. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 핀의 상부 모서리는 열산화막의 버즈 빅(bird's beak)을 이용하여 둥근 형태로 형성되는 것을 특징으로 하는 비휘발성 기억 셀의 형성 방법.
  20. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 터널 절연막을 형성하기 전에,
    상기 핀의 아랫부분을 둘러싸는 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 셀의 형성 방법.
  21. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    적어도 상기 고유전막과 접촉하는 상기 컨트롤 게이트 전극의 아랫부분은 도전성 금속질화물로 형성하는 것을 특징으로 하는 비휘발성 기억 셀의 형성 방법.
  22. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 컨트롤 게이트 전극 양측의 상기 핀 내에 불순물 도핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 셀의 형성 방법.
  23. 기판으로부터 수직으로 돌출되되,서로 평행한 한쌍의 핀들을 형성하는 단계;
    상기 핀들의 표면에 터널 절연막을 형성하는 단계;
    상기 한쌍의 핀들을 덮되, 상기 핀들과 평행한 예비 플로팅 게이트를 형성하는 단계;
    상기 기판 상에 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막, 및 게이트 물질막을 형성하는 단계;
    상기 게이트 물질막, 고유전막 및 예비 플로팅 게이트를 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트, 고유전막 패턴 및 컨트롤 게이트 전극을 형성하는 단계; 및
    상기 컨트롤 게이트 전극 양측의 상기 핀들 내에 불순물 도핑층을 형성하는 단계를 포함하는 비휘발성 기억 셀의 형성 방법.
  24. 제 23 항에 있어서,
    상기 한쌍의 핀들을 형성하는 단계는,
    기판에 차례로 적층된 예비 핀 및 하드마스크 패턴을 형성하되, 상기 예비 핀은 상기 기판으로부터 수직으로 돌출되도록 형성하는 단계;
    상기 하드마스크 패턴을 등방성 식각하여 상기 예비 핀의 상부면 가장자리를 노출시키는 단계;
    상기 식각된 하드마스크 패턴의 측벽, 상기 예비 핀의 측벽, 및 상기 예비핀의 노출된 상부면 가장자리를 덮는 매립 절연막을 형성하는 단계;
    상기 식각된 하드마스크 패턴을 선택적으로 제거하여 상기 예비핀의 상부면을 노출시키는 단계;
    상기 노출된 예비 핀을 이방성 식각하여 한쌍의 핀들을 형성하는 단계; 및
    상기 매립 절연막을 리세스하는 단계를 포함하는 것을 특징으로 하는 비휘발성 기억 셀의 형성 방법.
  25. 제 23 항에 있어서,
    상기 고유전막은 하프늄 산화막, 알루미늄 산화막 또는 란탄 산화막 중 어느 하나, 또는 이들의 조합막으로 형성하는 것을 특징으로 하는 비휘발성 기억 셀의 형성 방법.
  26. 제 25 항에 있어서,
    상기 고유전막은 상기 하프늄 산화막 및 란타늄 산화막 중에 선택된 적어도 하나와, 상기 알루미늄 산화막을 포함하는 조합막으로 형성하는 것을 특징으로 하는 비휘발성 기억 셀의 형성 방법.
  27. 제 23 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 한쌍의 핀들의 일 단부들을 연결시키는 연결부를 형성하는 단계를 더 포함하되, 상기 연결부는 상기 핀들과 동시에 형성되고, 상기 핀들의 상부면과 동일한 높이의 상부면을 갖고, 상기 불순물 도핑층은 상기 연결부내에도 형성되는 것을 특징으로 하는 비휘발성 기억 셀의 형성 방법.
  28. 제 23 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 핀들의 상부 모서리들은 열산화막의 버즈 빅을 이용하여 둥근 형태로 형성되는 것을 특징으로 하는 비휘발성 기억 셀의 형성 방법.
  29. 제 23 항 내지 제 26 항 중 어느 한 항에 있어서,
    적어도 상기 고유전막과 접촉하는 상기 컨트롤 게이트 전극의 아랫부분은 도전성 금속질화물로 형성되는 것을 특징으로 하는 비휘발성 기억 셀의 형성 방법.
  30. 제 23 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 플로팅 게이트는 아래에 위치한 상기 한쌍의 핀들의 양측벽들 및 상부면들과, 상기 한쌍의 핀들 사이의 갭 영역의 바닥면을 따라 콘포말하게 형성되고, 상기 컨트롤 게이트 전극은 상기 고유전막 패턴을 개재하여 아래의 상기 갭 영역을 채우도록 형성되는 것을 특징으로 하는 비휘발성 기억 셀의 형성 방법.
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