KR101488516B1 - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

기입 특성 및 전하 보유 특성이 우수한 불휘발성 반도체 기억장치를 제공하는 것을 목적으로 한다. 이 불휘발성 반도체 기억장치는, 간격을 두고 형성된 한 쌍의 불순물 영역 사이에 채널 형성 영역이 형성되어 있는 반도체 기판과, 그 반도체 기판의 상층부 위의 제1 절연층, 부유 게이트, 제2 절연층, 및 제어 게이트를 포함한다. 부유 게이트를 형성하는 반도체 재료의 밴드 갭은 반도체 기판의 밴드 갭보다 작은 것이 바람직하다. 예를 들어, 부유 게이트를 형성하는 반도체 재료의 밴드 갭이 반도체 기판의 채널 형성 영역의 밴드 갭보다 0.1 eV 이상만큼 작은 것이 바람직하다. 이것은, 반도체 기판의 채널 형성 영역의 전도대의 바닥 에너지 레벨보다 부유 게이트의 전도대의 바닥 에너지 레벨을 낮게 함으로써, 캐리어 주입성 및 전하 보유 특성을 향상시키기 때문이다
불휘발성 반도체 기억장치, 기입 특성, 전하 보유 특성, 부유 게이트, 제어 게이트

Description

불휘발성 반도체 기억장치{Nonvolatile semiconductor memory device}
도 1은 본 발명에 따른 불휘발성 반도체 기억장치의 주요 구성을 설명하기 위한 단면도.
도 2는 불휘발성 메모리의 밴드도.
도 3은 기입 상태에 있어서의 불휘발성 메모리의 밴드도.
도 4는 전하 보유 상태에 있어서의 불휘발성 메모리의 밴드도.
도 5는 소거 상태에 있어서의 불휘발성 메모리의 밴드도.
도 6(A) 및 도 6(B)는 불휘발성 메모리의 기입 및 판독 동작을 설명하는 도면.
도 7(A) 및 도 7(B)는 불휘발성 메모리의 소거 동작을 설명하는 도면.
도 8은 불휘발성 메모리 셀 어레이의 등가 회로의 일 예를 나타내는 도면.
도 9는 NOR형 불휘발성 메모리 셀 어레이의 등가 회로의 일 예를 나타내는 도면.
도 10은 NAND형 불휘발성 메모리 셀 어레이의 등가 회로의 일 예를 나타내는 도면.
도 11(A) 및 도 11(B)는 NAND형 불휘발성 메모리의 기입 동작을 설명하는 도면.
도 12(A) 및 도 12(B)는 NAND형 불휘발성 메모리의 소거 및 판독 동작을 설명하는 도면.
도 13은 전하가 축적된 "0"의 경우와, 전하가 소거된 "1"의 경우에 있어서의 불휘발성 메모리의 스레시홀드 전압의 변화를 나타내는 그래프.
도 14는 불휘발성 반도체 기억장치의 회로 블록도의 일 예를 나타내는 도면.
도 15는 플라즈마 처리 장치의 구성을 설명하는 도면.
도 16은 종래의 불휘발성 메모리의 밴드도.
도 17(A)∼도 17(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 18(A)∼도 18(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 19(A)∼도 19(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 20(A)∼도 20(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 21(A)∼도 21(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 22(A)∼도 22(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 23(A) 및 도 23(B)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 24(A)∼도 24(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 25(A)∼도 25(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 26(A)∼도 26(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 27(A)∼도 27(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 28(A)∼도 28(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 29(A)∼도 29(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 30(A)∼도 30(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 31(A)∼도 31(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 32(A)∼도 32(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 33(A)∼도 33(C)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 34(A) 및 도 34(B)는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 35는 본 발명의 불휘발성 반도체 기억장치의 제작방법의 일 예를 나타내는 도면.
도 36(A) 및 도 36(B)는 본 발명의 불휘발성 반도체 기억장치의 상면의 일 예를 나타내는 도면.
도 37(A)∼도 37(C)는 본 발명의 불휘발성 반도체 기억장치의 상면의 일 예를 나타내는 도면.
도 38(A) 및 도 38(B)는 본 발명의 불휘발성 반도체 기억장치의 상면의 일 예를 나타내는 도면.
도 39(A) 및 도 39(B)는 본 발명의 불휘발성 반도체 기억장치의 상면의 일 예를 나타내는 도면.
도 40(A)∼도 40(C)는 본 발명의 불휘발성 반도체 기억장치의 사용 형태의 예를 나타내는 도면.
도 41(A)∼도 41(E)는 본 발명의 불휘발성 반도체 기억장치의 사용 형태의 예를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 12: p웰(well) 14: 채널 형성 영역
16: 제1 절연층 16a: 산화규소층 16b: 질화규소층
18: 불순물 영역 18a: 소스 영역 18b: 드레인 영역
18c: 저농도 불순물 영역 20: 부유 게이트 전극
22: 제2 절연층 22a: 질화규소층
22b: 산화규소층 24: 제어 게이트 전극 24a: 금속 질화물층
24b: 금속층 26 : 게이트 28: 스페이서
본 발명은, 전기적으로 기입, 판독 및 소거가 가능한 불휘발성 반도체 기억장치 및 그의 제작방법에 관한 것이다. 특히, 본 발명은 불휘발성 반도체 기억장치의 부유 게이트의 구성에 관한 것이다.
데이터를 전기적으로 재기입할 수 있고, 전원을 꺼도 데이터를 기억해 둘 수 있는 불휘발성 메모리의 시장이 확대되고 있다. 불휘발성 메모리는, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 유사한 구조를 가지고, 전하를 장기간 축적할 수 있는 영역이 채널 형성 영역 위에 제공되어 있는 것에 특징이 있다. 이 전하 축적 영역은 절연층 위에 형성되고, 주위로부터 절연 분리되어 있는 것으로, 부유 게이트라고도 불리고 있다. 부유 게이트는 주위로부터 전기적으로 분리되도록 절연체로 둘러싸여 있기 때문에, 부유 게이트는 부유 게이트에 전하가 주입된 후에 그 전하를 보유하는 특징이 있다. 부유 게이트 위에는, 제어 게이트로 불리는 게이트 전극이 절연층을 사이에 두고 추가로 제공되어 있다. 제어 게이 트는, 데이터 기입 또는 판독 시에 소정의 전압이 인가되는 점에서 부유 게이트와 구별된다.
이러한 구조를 가지는 소위 부유 게이트형의 불휘발성 메모리는, 부유 게이트에의 전하 주입 및 부유 게이트로부터의 전하 방출의 전기적 제어를 통해 데아터가 기억되는 메카니즘을 가진다. 구체적으로는, 부유 게이트에의 전하 주입과 부유 게이트로부터의 전하 방출은 채널 형성 영역을 형성하는 반도체층과 제어 게이트 사이에 고전압을 인가하여 행해지고 있다. 이때, 채널 형성 영역 위의 절연층에는 파울러-노르다임(Fowler-Nordheim)형(F-N형) 터널 전류(NAND형의 경우)이나, 열전자(NOR형의 경우)가 흐른다고 알려져 있다. 이 때문에, 이 절연층은 터널 절연층이라고도 불리고 있다.
부유 게이트형의 불휘발성 메모리는 신뢰성을 보증하기 위해, 부유 게이트에 축적된 전하를 10년 이상 보유하는 특성이 요구되고 있다. 그 때문에, 터널 절연층에는, 터널 전류가 흐를 수 있는 두께로 형성되고, 전하가 새어나가지 않도록 높은 절연성이 요구되고 있다.
또한, 터널 절연층 위에 형성되는 부유 게이트는 채널 형성 영역을 형성하는 반도체와 동일한 반도체 재료인 규소로 형성되어 왔다. 예를 들어, 다결정 규소를 사용하여 부유 게이트를 형성하는 방법이 보급되어 있고, 400 nm의 두께로 폴리실리콘막을 적층하여 형성한 부유 게이트가 알려져 있다(일본 공개특허공고 2000-58685호 공보 7 페이지, 도 7 참조).
불휘발성 메모리의 부유 게이트는 다결정 규소로 형성되어 있고, 반도체 기판의 채널 형성 영역에서의 것과 동일한 전도대의 바닥 에너지 레벨을 가진다. 또한, 부유 게이트의 다결정 규소의 두께를 박막화하면, 부유 게이트의 전도대의 바닥 에너지 레벨이 채널 형성 영역을 형성하는 반도체층의 것보다 높아지게 된다. 그러한 상태가 형성되면, 반도체 기판으로부터 부유 게이트로 전자가 주입되기 어렵게 되어, 기입 전압을 높게 할 필요가 있다. 기입 전압을 가능한 한 많이 내리기 위해서는, 부유 게이트를 다결정 규소로 형성하는 불휘발성 메모리에서는, 부유 게이트에 인이나 비소 등의 n형 불순물을 첨가하여 페르미 준위를 전도대 쪽으로 시프트시킬 필요가 있다.
부유 게이트와 반도체 기판 사이에 제공되는 게이트 절연층에 관해서는, 저전압으로 부유 게이트에 전하를 기입하기 위해 그 게이트 절연층의 두께를 얇게 할 필요가 있고, 한편, 전하를 장기간 안정적으로 보유하기 위해서는, 전하의 누설이나 불순물의 침입을 막기 위해 게이트 절연층의 두께를 두껍게 할 필요가 있다.
결국, 종래의 불휘발성 메모리는 높은 기입 전압을 필요로 하게 되고, 또한, 용장(冗長) 메모리 셀을 제공하거나 컨트롤러를 연구하여 에러 검출 및 에러 정정 등의 대처를 통하여, 기입의 반복에 의한 전하 보유 특성의 열화(劣化)에 대하여 신뢰성을 확보하고 있다.
따라서, 본 발명은 기입 특성 및 전하 보유 특성이 우수한 불휘발성 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명은, 간격을 두고 형성된 한 쌍의 불순물 영역 사이에 채널 형성 영역이 형성되어 있는 반도체 기판과, 그 반도체 기판의 상층부의 위치에 채널 형성 영역과 대략 겹져 제공된 제1 절연층, 부유 게이트, 제2 절연층, 및 제어 게이트를 포함하는 불휘발성 반도체 기억장치에 관한 것이다. 본 발명에서, 부유 게이트는 반도체 재료로 형성된다. 이 반도체 재료는 채널 형성 영역을 형성하는 반도체 재료에 따라 다수 종류의 재료 중에서 선택될 수 있다.
부유 게이트를 형성하는 반도체 재료로서는, 다음에 나타내는 하나 또는 다수의 조건을 만족하는 것을 선택할 수 있다. 부유 게이트를 형성하는 반도체 재료의 밴드 갭은 반도체 기판의 채널 형성 영역의 밴드 갭보다 작은 것이 바람직하다. 예를 들어, 부유 게이트를 형성하는 반도체 재료의 밴드 갭과 반도체 기판의 채널 형성 영역의 밴드 갭과의 사이에, 0.1 eV 이상의 차이가 있고, 전자(前者)가 후자보다 작은 것이 바람직하다.
또한, 그 반도체 재료는 반도체 기판을 형성하는 재료보다 전자 친화력이 큰 것이 바람직하다. 그 반도체 재료에 대해서는, 제1 절연층으로부터 형성되는, 부유 게이트의 전자에 대한 장벽 에너지가, 제1 절연층으로부터 형성되는, 반도체 기판의 채널 형성 영역의 전자에 대한 장벽 에너지보다 높은 것이 바람직하다.
부유 게이트를 형성하는 반도체 재료는 대표적으로는 게르마늄 또는 게르마늄 화합물인 것이 바람직하다.
전하를 축적할 목적으로 본 발명의 불휘발성 반도체 기억장치에 적용되는 부유 게이트는, 동등한 기능을 가지는 것이라면, 즉, 전하 축적층으로서 기능하는 것 이라면, 게르마늄 또는 게르마늄 화합물에 한정되지 않고, 이 게르마늄 또는 게르마늄 화합물의 산화물 또는 질화물, 또는 이 게르마늄 또는 게르마늄 화합물을 함유하는 산화물 또는 질화물로 대체될 수도 있다.
반도체 기판 위에, 터널 절연층으로서 기능하는 제1 절연층을 사이에 두고 부유 게이트를 형성하는 경우, 적어도 게르마늄을 함유하는 반도체 재료로 부유 게이트를 형성함으로써, 반도체 기판의 채널 형성 영역으로부터 부유 게이트로 전하를 주입하기 쉽게 되고, 부유 게이트의 전하 보유 특성이 향상될 수 있다.
또한, 규소의 것과 특성이 동등한 재료로 부유 게이트를 형성함으로써, 생산성의 저하 없이 특성이 뛰어난 불휘발성 반도체 기억장치를 제조할 수 있다. 게르마늄은 규소와 동일한 원소 주기율표의 14족의 재료이고, 반도체이며, 제조 설비에 부담을 주지 않고, 박막의 미세가공을 가능하게 한다.
이하에, 본 발명의 실시형태 및 실시예에 대하여 도면을 사용하여 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위를 벗어나지 않는다면, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에서, 같은 것을 가리키는 부호는 다른 도면들에서 공통하여 사용하는 경우가 있다.
[실시형태 1]
도 1은 본 발명에 따른 불휘발성 반도체 기억장치의 주요 구성을 설명하기 위한 단면도이다. 도 1은 특히 불휘발성 메모리 소자의 요부를 나타내고 있다. 이 불휘발성 메모리 소자는 반도체 기판(10)을 사용하여 제조된다. 반도체 기판(10)으로서는, 단결정 실리콘 기판(실리콘 웨이퍼)을 사용하는 것이 바람직하다. 또는, SOI(Si-On-Insulator) 기판을 사용할 수도 있다. SOI 기판으로서는, 경면(鏡面) 연마 웨이퍼에 산소 이온을 주입한 후, 고온 어닐함으로써, 표면으로부터 일정 깊이에 산화막층을 형성시킴과 동시에, 표면층에 생긴 결함을 소멸시켜 만들어진 소위 SIMOX(Separation by IMplanted Oxygen) 기판을 사용해도 좋다.
반도체 기판(10)이 n형인 경우에는, p형 불순물이 주입된 p웰(well)(12)이 형성되어 있다. p형 불순물로서는, 예를 들어, 붕소가 사용되고, 5×1015 cm-3∼1×1016 cm-3 정도의 농도로 첨가된다. p웰(12)을 형성함으로써, 이 영역에 n채널형 트랜지스터가 형성될 수 있다. 또한, p웰(12)에 첨가되는 p형 불순물은 트랜지스터의 스레시홀드 전압을 제어하는 작용도 가진다. 반도체 기판(10)에 형성되는 채널 형성 영역(14)은 후술하는 게이트(26)와 대략 일치하는 영역에 형성되고, 반도체 기판(10)에 형성되는 한 쌍의 불순물 영역(18) 사이에 위치하고 있다.
한 쌍의 불순물 영역(18)은 불휘발성 메모리 소자에서 소스 및 드레인으로서 기능하는 영역이다. 한 쌍의 불순물 영역(18)은 n형 불순물인 인 또는 비소를 대략 1×1019 cm-3∼1×1021 cm-3의 농도로 첨가함으로써 형성된다.
게이트(26)의 측벽에는 스페이서(28)가 형성되고, 이 스페이서는 게이트(26)의 단부에서 누출 전류(예를 들어, 부유 게이트 전극(20)과 제어 게이트 전극(24) 사이에 흐르는 전류)를 방지하는 효과를 가진다. 또한, 이 스페이서(28)를 이용함으로써, 채널 길이 방향으로의 게이트(26)의 양단에 저농도 불순물 영역(18c)을 형성할 수 있다. 이 저농도 불순물 영역(18c)은 저농도 드레인(LDD)으로서 기능한다. 저농도 불순물 영역(18c)은 필수 구성은 아니지만, 이 영역을 형성함으로써, 드레인 엣지(edge)에서의 전계를 완화하여, 기입 및 소거의 반복에 의한 열화를 억제할 수 있다.
반도체 기판(10) 위에는, 제1 절연층(16), 부유 게이트 전극(20), 제2 절연층(22), 및 제어 게이트 전극(24)이 형성되는데, 본 명세서에서는, 부유 게이트 전극(20)으로부터 제어 게이트 전극(24)까지의 적층 구조를 게이트(26)라고 부르기도 한다.
제1 절연층(16)은 산화규소 또는 산화규소과 질화규소의 적층 구조로 형성될 수 있다. 제1 절연층(16)은 열산화에 의해 반도체 기판(10)의 표면을 산화함으로써 형성되어도 좋지만, 플라즈마 처리에 의한 고상 산화 또는 고상 질화에 의해 형성되는 것이 바람직하다. 이것은, 반도체 기판(10)의 표면을 플라즈마 처리에 의해 산화 또는 질화함으로써 형성되는 절연층은 치밀하고 절연 내압이 높으며 신뢰성이 뛰어나기 때문이다. 제1 절연층(16)은 부유 게이트 전극(20)에 전하를 주입하기 위한 터널 절연층으로서 사용되므로, 이와 같이 견고한 절연층이 바람직하다. 이 제1 절연층(16)은 1 nm∼20 nm까지, 바람직하게는 3 nm∼6 nm까지의 두께로 형성되는 것이 바람직하다. 예를 들어, 게이트 길이를 600 nm로 하는 경우, 제1 절연층(16)은 3 nm∼6 nm까지의 두께로 형성될 수 있다.
플라즈마 처리에 의한 고상 산화 처리 또는 고상 질화 처리에서, 마이크로파(대표적으로는 2.45 GHz)로 여기되고, 전자 밀도가 1×1011 cm-3 이상 1×1013 cm-3 이하이고, 또한 전자 온도가 0.5 eV 이상 1.5 eV 이하인 플라즈마를 사용하는 것이 바람직하다. 이것은, 고상 산화 처리 또는 고상 질화 처리에서 500℃ 이하의 온도로 치밀한 절연층을 형성함과 동시에, 실용적인 반응속도를 얻을 수 있기 때문이다.
이 플라즈마 처리에 의한 반도체 기판(10)의 표면의 산화는, 산소 분위기(예를 들어, 산소(O2) 또는 일산화이질소(N2O)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 함유)를 함유하는 분위기, 또는 산소 또는 일산화이질소와 수소(H2)와 희가스 를 함유하는 분위기)에서 행해진다. 또한, 플라즈마 처리에 의한 반도체 기판(10)의 표면의 질화는, 질소 분위기(예를 들어, 질소(N2)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 함유)를 함유하는 분위기, 질소와 수소와 희가스를 함유하는 분위기, 또는 NH3와 희가스를 함유하는 분위기)에서 행해진다. 희가스로서는, 예를 들어, Ar을 사용할 수 있다. 또한, Ar과 Kr을 혼합한 가스를 사용해도 된다.
도 15는 플라즈마 처리를 행하기 위한 장치의 구성예를 나타낸다. 이 플라즈마 처리 장치는 반도체 기판(10)을 배치하기 위한 지지대(80), 가스를 도입하기 위한 가스 공급부(76), 가스를 배기하기 위해 진공 펌프에 접속되는 배기구(78), 안테나(72), 유전체 판(74), 및 플라즈마 발생용의 마이크로파를 공급하는 마이크 로파 공급부(84)를 포함하고 있다. 또한, 지지대(80)에 온도 제어부(82)를 제공함으로써, 반도체 기판(10)의 온도를 제어하는 것도 가능하다.
이하에, 플라즈마 처리에 대하여 설명한다. 또한, 플라즈마 처리는, 반도체 기판, 절연층, 및 도전층에 대한 산화 처리, 질화 처리, 산질화 처리, 수소화 처리, 표면 개질 처리를 포함한다. 각각의 처리에서, 그 목적에 따라, 가스 공급부(76)로부터 공급하는 가스를 선택할 수 있다.
산화 처리 또는 질화 처리는 이하와 같이 행해질 수도 있다. 먼저, 처리실 내를 진공으로 하고, 가스 공급부(76)로부터 산소 또는 질소를 함유하는 플라즈마 처리용 가스를 도입한다. 반도체 기판(10)은 실온 또는 온도 제어부(82)에 의해 100℃∼550℃의 온도로 가열된다. 또한, 반도체 기판(10)과 유전체 판(74)과의 간격은 대략 20 nm∼80 mm(바람직하게는 20 nm∼60 mm)이다. 그 다음, 마이크로파 공급부(84)로부터 안테나(72)에 마이크로파를 공급한다. 그리고, 마이크로파를 안테나(72)로부터 유전체 판(74)을 통하여 처리실 내에 도입함으로써, 플라즈마(86)를 생성한다. 마이크로파 도입에 의해 플라즈마의 여기를 실시하면, 낮은 전자 온도(3 eV 이하, 바람직하게는 1.5 eV 이하)와 높은 전자 밀도(1×1011 cm-3 이상)의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음) 및/또는 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의해, 반도체 기판의 표면을 산화 및/또는 질화할 수 있다. 플라즈마 처리용 가스에 아르곤 등의 희가스를 혼합시키면, 희가스의 여기 종(種)에 의해 산소 라디칼이나 질소 라디칼을 효율 좋게 생성할 수 있다. 이 방법은, 플라즈마로 여기된 활성 라디칼을 유효하게 이용함으로써, 500℃ 이하의 저온에서 고상 산화, 고상 질화, 고상 산질화 또는 산화된 층의 질화를 가능하게 한다.
도 1에서, 플라즈마 처리에 의해 형성되는 제1 절연층(16)의 바람직한 일 양태는, 산화 분위기 에서의 플라즈마 처리에 의해 반도체 기판(10)의 표면에 3 nm∼6 nm까지의 두께로 산화규소층(16a)을 형성하고, 그 후 질소 분위기에서 그 산화규소층(16a)의 표면을 질화하여 질화규소층(16b)을 형성한 적층 구조이다. 제1 절연층(16)의 대표예로서, 반도체 기판(10)의 표면을 플라즈마 처리에 의해 산화함으로써, 변형이 없는 치밀한 산화막을 형성할 수 있다. 또한, 이 산화막을 플라즈마 처리에 의해 질화하여, 상층부의 산소를 질소로 치환하여 질화층을 형성하면, 한층 더 치밀화할 수 있다. 그것에 의해, 절연 내압이 높은 절연층을 형성할 수 있다.
부유 게이트 전극(20)은 제1 절연층(16) 위에 형성된다. 부유 게이트 전극(20)에는, 반도체 재료를 사용하는 것이 바람직하고, 아래에 나타내는 조건들 중 하나 또는 다수를 만족하는 반도체 재료를 선택할 수 있다.
부유 게이트 전극(20)을 형성하는 반도체 재료의 밴드 갭이 반도체 기판(10)(여기서는 채널 형성 영역)의 밴드 갭보다 작은 것이 바람직하다. 예를 들어, 부유 게이트를 형성하는 반도체 재료의 밴드 갭과, 반도체 기판(10)의 채널 형성 영역의 밴드 갭과의 사이에 0.1 eV 이상의 차이가 있고, 전자(前者)가 후자보다 작은 것이 바람직하다. 이것은, 부유 게이트 전극(20)의 전도대의 바닥 에너지 레벨을 반도체 기판(10)의 채널 형성 영역의 전도대의 바닥 에너지 레벨보다 낮게 함 으로써, 캐리어(전자) 주입성이 향상되고, 전하 보유 특성이 향상되기 때문이다.
부유 게이트 전극(20)을 형성하는 반도체 재료는 반도체 기판(10)을 형성하는 재료보다 전자 친화력이 큰 재료인 것이 바람직하다. 이것은, 부유 게이트 전극(20)의 전도대의 바닥 에너지 레벨을 반도체 기판(10)의 채널 형성 영역의 전도대의 바닥 에너지 레벨보다 낮게 함으로써, 캐리어(전자) 주입성이 향상되고, 전하 보유 특성이 향상되기 때문이다. 전자 친화력은, 반도체의 경우, 전도대의 바닥부터 진공까지의 에너지차이다.
부유 게이트 전극(20)을 형성하는 반도체 재료에 대해서는, 제1 절연층(16)으로부터 형성되는, 부유 게이트 전극(20)의 전자에 대한 장벽 에너지가, 제1 절연층(16)으로부터 형성되는, 반도체 기판(10)의 채널 형성 영역의 전자에 대한 장벽 에너지보다 더 높은 것이 바람직하다. 이것은, 반도체 기판(10)의 특히 채널 형성 영역으로부터 부유 게이트로 전하(전자)를 주입하는 것이 쉽게 되고, 부유 게이트 전극(20)으로부터 전하가 소실하는 것이 방지되기 때문이다.
이러한 조건을 만족하는 반도체 재료로서, 대표적으로는 게르마늄 또는 게르마늄 화합물을 선택할 수 있다. 게르마늄 화합물의 대표예로서는, 규소-게르마늄을 들 수 있고, 이 경우 규소에 대하여 게르마늄이 10 원자% 이상 함유되어 있는 것이 바람직하다. 이것은, 게르마늄의 농도가 10 원자% 미만인 경우, 구성 원소로서의 효과가 약해지게 되고 밴드 갭이 유효하게 작아지지 않기 때문이다.
동등한 효과가 나타나는 것이라면, 부유 게이트 전극(20)을 형성하기 위해 다른 재료를 사용할 수도 있음은 물론이다. 예를 들어, 게르마늄을 함유하는 삼원 계(三元係) 반도체 재료를 사용할 수 있다. 또한, 이 반도체 재료가 수소화될 수도 있다. 또한, 불휘발성 메모리 소자의 전하 축적층으로서의 기능을 가지는 것이면, 게르마늄 또는 게르마늄 화합물의 산화물 또는 질화물, 또는 게르마늄 또는 게르마늄 화합물을 함유하는 산화물 또는 질화물로 대체될 수도 있다.
제2 절연층(22)은 산화규소, 산화질화규소(SiOxNy)(x＞y), 질화규소(SiNx), 질화산화규소(SiNxOy)(x＞y), 산화알루미늄(AlxOy) 등의 단층 또는 다수 층으로 감압 CVD법이나 플라즈마 CVD법 등에 의해 형성된다. 제2 절연층(22)의 두께는 1 nm 이상 20 nm 이하, 바람직하게는 5 nm 이상 10 nm 이하로 한다. 예를 들어, 질화규소층(22a)을 3 nm의 두께로 퇴적하고, 산화규소층(22b)을 5 nm의 두께로 퇴적한 것을 사용할 수 있다. 또한, 부유 게이트 전극(20)에 플라즈마 처리를 행하여, 부유 게이트 전극(20)의 표면을 질화 처리한 질화물막(예를 들어, 부유 게이트 전극(20)에 게르마늄을 사용한 경우에는 질화게르마늄)을 형성하여도 좋다. 어쨌든, 부유 게이트 전극(20)과 접하는, 제1 절연층(16)과 제2 절연층(22)의 한쪽 또는 양쪽에 질화막물 또는 질화 처리된 층을 제공함으로써, 부유 게이트 전극(20)의 산화를 방지할 수 있다.
제어 게이트 전극(24)은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr), 규소(Si) 등에서 선택된 금속, 또는 이들 금속을 주성분으로 하는 합금 재료 또는 화합물 재료로 형성되는 것이 바람직하다. 또한, 인 등의 불순물 원소를 첨가한 다결정 규소를 사용할 수도 있다. 또는, 제어 게이트 전극(24)으로서, 한 층 또는 다수 층의 금속 질화물층(24a)과 상기한 금속층(24b)의 적층 구조를 형성하여도 좋다. 금속 질화물로서는, 질화 텅스텐, 질화 몰리브덴, 또는 질화 티탄을 사용할 수 있다. 금속 질화물층(24a)을 제공함으로써, 금속층(24b)의 밀착성을 향상시킬 수 있고, 층 박리를 방지할 수 있다. 또한, 질화 탄탈 등의 금속 질화물은 일 함수가 높기 때문에, 제2 절연층(22)과의 상승 효과에 의해, 제1 절연층(16)의 두께를 두껍게 할 수 있다.
도 1에 나타내는 불휘발성 메모리 소자의 동작 메카니즘을 밴드도를 참조하여 설명한다. 이하에 설명하는 밴드도에서, 도 1에서의 것과 같은 요소에는 같은 부호를 붙이고 있다.
도 2는 반도체 기판(10)의 채널 형성 영역, 제1 절연층(16), 부유 게이트 전극(20), 제2 절연층(22), 및 제어 게이트 전극(24)이 적층된 상태를 나타내고 있다. 도 2는 제어 게이트 전극(24)에 전압을 인가하지 않은 경우로서, 반도체 기판(10)의 채널 형성 영역의 페르미 준위(Ef)와 제어 게이트 전극(24)의 페르미 준위(Efm)가 서로 동일한 경우를 나타내고 있다.
반도체 기판(10)과 부유 게이트 전극(20)은 제1 절연층(16)을 사이에 두고 상이한 재료로 형성되어 있다. 이들은, 반도체 기판(10)의 채널 형성 영역의 밴드 갭(Eg1)(전도대의 하단(Ec)과 가전자대의 상단(Ev) 사이의 에너지차)이 부유 게이트 전극(20)의 밴드 갭(Eg2)과 다르고, 후자의 밴드 갭이 더 작도록 조합된다. 예를 들어, 반도체 기판(10)의 채널 형성 영역을 위한 규소(1.12 eV)와, 부유 게이트 전극(20)을 위한 게르마늄(0.72 eV) 또는 규소-게르마늄(0.73∼1.0 eV)을 조합할 수 있다. 또한, 제1 절연층(16)은 산화규소층(16a)(약 8 eV)과, 이 산화규소를 플라즈마 처리에 의해 질화한 질화규소층(16b)(약 5 eV)으로 나타내어져 있다. 또한, 제2 절연층(22)도 부유 게이트 전극(20)측으로부터 질화규소층(22a)과 산화규소층(22b)을 적층한 상태를 가진다.
또한, 진공 준위를 0 eV로 하는 경우, 규소의 전도대의 에너지 레벨은 -4.05 eV이고, 게르마늄의 전도대의 에너지 레벨은 -4.1 eV이다. 또한, 산화규소의 전도대의 에너지 레벨은 -0.9 eV이다. 따라서, 이와 같이 반도체 기판(10)의 채널 형성 영역과 부유 게이트 전극(20)를 조합함으로써, 제1 절연층(16)으로부터 형성되는, 부유 게이트 전극(20)의 전자에 대한 장벽 에너지(Be2)를, 제1 절연층(16)으로부터 형성되는, 반도체 기판(10)의 채널 형성 영역의 전자에 대한 장벽 에너지(Be1)보다 높게 할 수 있다. 즉, 전자에 대한 장벽 에너지, 즉, 제1 장벽 에너지(Be1)과 제2 장벽 에너지(Be2)는 상이한 값을 가지고, Be2＞Be1의 관계를 만족시킬 수 있다.
또한, 이 상태에서, 반도체 기판(10)의 채널 형성 영역의 규소의 밴드 갭(Eg1)과 부유 게이트 전극(20)의 게르마늄의 밴드 갭(Eg2)은 Eg1＞Eg2의 관계를 만족시키고 있다. 또한, 상기한 바와 같은 전자 친화력을 고려하면, 반도체 기판(10)의 채널 형성 영역과 부유 게이트 전극(20) 사이의 전도대의 바닥 에너지 레벨의 에너지차(ΔE)가 발생한다. 후술하는 바와 같이, 이 에너지차(ΔE)는 반도체 기판(10)의 채널 형성 영역으로부터 부유 게이트 전극(20)에 전자를 주입할 때 전자를 가속시키도록 작용하므로, 기입 전압을 저하시키는데 기여한다.
비교를 위해, 반도체 기판의 채널 형성 영역과 부유 게이트 전극을 동일한 반도체 재료로 형성한 경우의 밴드도를 도 16에 나타낸다. 이 밴드도는, 반도체 기판(01), 제1 절연층(02), 부유 게이트 전극(03), 제2 절연층(04), 및 제어 게이트 전극(05)이 순차로 적층된 상태를 나타내고 있다.
기본적으로는, 서브미크론 레벨의 미세 패턴을 형성하기 위해, 부유 게이트 전극(03)의 두께는 채널 길이만큼 얇게 하는 것이 바람직하고, 또는 채널 길이보다 더 얇게 하는 것이 더욱 바람직하다. 이것은, 막 두께가 두꺼우면 게이트 길이에 대하여 미세 패턴을 형성할 수가 없게 되기 때문이다. 그러나, 부유 게이트 전극(03)이 얇게 될 수록, 반도체 기판의 채널 형성 영역과 동일한 규소 반도체로 부유 게이트 전극(03)을 형성하는 경우 밴드 갭이 커지게 된다. 즉, 부유 게이트 전극(03)의 전도대의 바닥 에너지 레벨이 반도체 기판의 채널 형성 영역의 전도대의 바닥 에너지 레벨보다 높아지게 된다.
도 16은 이 상태를 나타내고 있다. 반도체 기판(01)의 채널 형성 영역의 밴드 갭을 Eg1로 나타내고, 부유 게이트 전극(03)의 밴드 갭을 Eg2로 나타내고 있다. 규소의 밴드 갭은 벌크(bulk) 상태의 1.12 eV로부터 박막 상태의 대략 1.4 eV까지 증대한다고 말해지고 있다. 그것에 의해, 반도체 기판(01)과 부유 게이트 전극(03) 사이에는, 전자 주입을 감속시키도록 ΔE의 에너지차가 생기게 된다. 이 상태에서는, 반도체 기판(01)으로부터 부유 게이트 전극(03)에 전자를 주입하기 위해 고전압이 필요하게 된다. 즉, 기입 전압을 낮추기 위해서는, 부유 게이트 전극(03)에 n형 불순물로서 인이나 비소를 고농도로 도핑할 필요가 있다. 이것은, 종래의 불휘발성 메모리의 결함이다.
그러나, 도 2에 나타내는 바와 같이, 부유 게이트 전극(20)에 게르마늄을 사용하는 경우에는, 밴드 갭 자체가 규소보다 작은 0.72 eV로 작다. 게르마늄의 밴드 갭이 박막화에 의해 증대되어도, 게르마늄의 밴드 갭는 많아도 1 eV 정도이므로, 반도체 기판(10)의 채널 형성 영역의 밴드 갭보다는 작은 상태가 유지된다. 그것에 의해, 채널 형성 영역으로부터 주입되는 전자에 대하여, 전도대들 사이의 바닥 에너지차에 의해 생기는 셀프 바이어스는 부유 게이트 전극(20)에의 전자 주입을 가속시키도록 작용한다. 게르마늄에 n형 불순물인 인이나 비소를 첨가하면, 그 작용이 한층 더 조장될 수 있다.
따라서, 부유 게이트 전극(20)의 형성에 게르마늄 또는 게르마늄 화합물을 사용함으로써, 막 두께를 얇게 할 수 있고, 보다 미세한 구조를 만들 수 있다. 특히, 불휘발성 메모리 소자의 채널 길이가 100 nm 이하, 바람직하게는 20 nm 이상 50 nm 이하인 경우, 게르마늄 또는 게르마늄 화합물, 또는 그들에 n형 불순물을 첨가한 것으로 된 부유 게이트 전극의 두께를 얇게 할 수 있어, 초고집적화하기에 바람직하다.
또한, 부유 게이트 전극에 n형 불순물을 고농도로 첨가하면, 내압을 낮추는 경향이 있으므로, 그러한 고농도는 바람직하지 않다. 따라서, n형 또는 p형 불순물을 의도적으로 첨가하지 않거나, 또는 n형 불순물을 1×1018∼2×1020 cm-3의 농도로 첨가한 도전성의 게르마늄 또는 게르마늄 화합물을 사용하는 것이 바람직하다. 이 때문에, 게르마늄 또는 게르마늄 화합물로 형성되는 부유 게이트 전극에 함유되는, 게르마늄 함유 층을 절연화하기 쉬운 불순물인 탄소(C), 질소(N), 똔느 산소(O)의 농도는 5×1019 cm-3 이하, 바람직하게는 2×1019 cm-3 이하로 하는 것이 바람직하다.
그런데, 부유 게이트 전극(20)에 전자를 주입하는 방법으로는, 열전자를 이용하는 방법과 F-N 터널 전류를 이용하는 방법이 있다. 열전자를 이용하는 경우에는, 정(正)의 전압을 제어 게이트 전극(24)에 인가하고, 드레인에 고전압을 인가하여 열전자를 발생시킨다. 그리하여, 열전자가 부유 게이트 전극(20)에 주입될 수 있다. F-N 터널 전류를 이용하는 경우에는, 정의 전압을 제어 게이트 전극(24)에 인가하여, F-N 터널 전류를 사용하여 반도체 기판(10)의 채널 형성 영역으로부터 부유 게이트 전극(20)에 전자를 주입한다.
F-N 터널 전류를 사용하여 부유 게이트 전극(20)에 전자를 주입할 때의 인가 전압이 도 6(A)에 나타내어져 있다. 반도체 기판(10)의 p웰(12)은 접지되고, 제어 게이트 전극(24)에 정의 고전압(10 V∼20 V)이 인가되고, 소스 영역(18a)과 드레인 영역(18b)은 0 V로 한다. 이때의 밴드도가 도 3이다. 높은 전계에 의해 반도체 기판(10)의 채널 형성 영역의 전자가 제1 절연층(16)에 주입되고, F-N 터널 전류가 흐른다. 도 2에서 설명한 바와 같이, 반도체 기판(10)의 채널 형성 영역의 밴드 갭(Eg1)과 부유 게이트 전극(20)의 밴드 갭(Eg2)의 관계는 Eg1＞Eg2이다. 이 차이는, 채널 형성 영역으로부터 주입된 전자를 부유 게이트 전극 쪽으로 가속시키도록 셀프 바이어스로서 작용한다. 그것에 의해, 전자의 주입성이 향상될 수 있다.
부유 게이트 전극(20)의 전도대의 바닥 에너지 레벨은, 반도체 기판(10)의 채널 형성 영역의 전도대의 바닥 에너지 레벨보다 ΔE만큼 낮다. 그 때문에, 부유 게이트 전극(20)에 전자를 주입할 때 이 에너지차에 기인하는 내부 전계가 작용한다. 이것은, 상기한 바와 같은 반도체 기판(10)의 채널 형성 영역과 부유 게이트 전극(20)의 조합에 의해 실현된다. 즉, 반도체 기판(10)의 채널 형성 영역으로부터 부유 게이트 전극(20)에 전자를 주입하는 것이 쉽게 되어, 불휘발성 메모리 소자의 기입 특성이 향상될 수 있다. 이 작용은, 열전자를 이용하여 부유 게이트 전극(20)에 전자를 주입하는 경우에도 마찬가지이다.
부유 게이트 전극(20)에 전자가 보유되어 있는 동안은, 불휘발성 메모리 소자의 스레시홀드 전압이 정의 방향으로 시프트한다. 이 상태는, 데이터 "0"이 기입된 상태라고 할 수 있다. 도 4는 전하 보유 상태의 밴드도를 나타내고 있다. 부유 게이트 전극(20)의 전자는 제1 절연층(16)과 제2 절연층(22) 사이에 끼워짐으로써 에너지적으로 갇힌 상태에 있다. 부유 게이트 전극(20)에 축적되는 캐리어(전자)에 의해 포텐셜이 증가되지만, 장벽 에너지보다 높은 에너지가 전자에 부여되지 않는 한 부유 게이트 전극(20)으로부터 전자가 방출되지 않는다. 또한, 부유 게이트 전극(20)의 전도대의 바닥 에너지 레벨은 반도체 기판(10)의 채널 형성 영역의 전도대의 바닥 에너지 레벨보다 ΔE만큼 낮기 때문에, 전자에 대하여 장벽 에너지가 형성된다. 이 장벽 에너지에 기인하여, 터널 전류에 의해 반도체 기판(10)으로 전자가 방출되는 것이 방지될 수 있다. 즉, 150℃의 항온에의 방치에 의한 신뢰성 시험에서도, 부유 게이트 전극에 축적된 전하가 보유될 수 있다.
데이터 "0"이 기입된 상태의 검출은, 제어 게이트 전극(24)에 중간 전위(Vread)를 인가할 때 트랜지스터가 온(on)으로 되지 않는 것을 회로에 의해 검출함으로써 가능하다. 이 중간 전위는, 데이터가 "1"인 경우의 스레시홀드 전압(Vth1)과 데이터가 "0"인 경우의 스레시홀드 전압(Vth2) 사이의 중간 전위이다(이 경우, Vth1 < Vread < Vth2이다). 또는, 도 6(B)에 나타내는 바와 같이, 소스 영역(18a)과 드레인 영역(18b) 사이에 바이어스를 인가하고, 제어 게이트 전극(24)에 0 V 또는 데이터 "0"과 "1"의 스레시홀드 값의 중간 전위(Vread)를 인가했을 때 불휘발성 메모리 소자가 온으로 되지는 여부에 의해 판단될 수도 있다.
도 7(A)는 부유 게이트 전극(20)으로부터 전하가 방출되어, 불휘발성 메모리 소자로부터 데이터가 소거되는 상태를 나타내고 있다. 이 경우, 제어 게이트 전극(24)은 접지되고, 반도체 기판(10)의 p웰(12)에 부(負)의 바이어스가 인가되어, 반도체 기판(10)의 채널 형성 영역과 부유 게이트 전극(20) 사이에 F-N 터널 전류가 흐른다. 또는, 도 7(B)에 나타내는 바와 같이, 제어 게이트 전극(24)에 부의 바이어스를 인가하고, 소스 영역(18a)에 정의 고전압을 인가하여, F-N 터널 전류를 발생시켜, 소스 영역(18a)측으로부터 전자를 추출할 수도 있다.
도 5는 이 소거 상태의 밴드도이다. 제1 절연층(16)을 얇게 형성할 수 있으므로, 부유 게이트 전극(20)의 전자를 F-N 터널 전류에 의해 반도체 기판(10)측으로 방출시킬 수 있다. 또한, 반도체 기판(10)의 채널 형성 영역으로부터 정공이 보다 쉽게 주입되고, 부유 게이트 전극(20)에 정공을 주입함으로써, 실질적인 소거 동작이 행해질 수 있다.
게르마늄 또는 게르마늄 화합물을 사용하여 부유 게이트 전극(20)을 형성함으로써, 제1 절연층(16)의 두께를 얇게 할 수 있다. 그렇게 함으로써, 터널 전류에 의해 제1 절연층(16)을 통하여 전자를 부유 게이트 전극(20)에 주입하는 것이 용이해지므로, 저전압 동작이 가능하게 된다. 또한, 낮은 에너지 레벨로 전하를 보유할 수 있으므로, 전하를 안정된 상태로 보유할 수 있다는 유의한 효과가 제공될 수 있다.
도 2 및 도 3에 나타내는 바와 같이, 본 발명에 따른 불휘발성 메모리 소자는, 반도체 기판(10)의 채널 형성 영역과 부유 게이트 전극(20)이 Eg1＞Eg2의 관계를 가져, 그들 사이에 셀프 바이어스를 발생하도록 구성되어 있다. 이 관계는 매우 중요하고, 반도체 기판의 채널 형성 영역으로부터 부유 게이트 전극에 캐리어를 용이하게 주입하도록 작용한다. 즉, 기입 전압의 저전압화를 도모할 수 있다. 반대로, 부유 게이트 전극으로부터 캐리어를 방출시키는 것이 어렵게 된다. 이것은, 불휘발성 메모리 소자의 기억 유지 특성을 향상시키도록 작용한다. 또한, 부유 게이트 전극으로서 게르마늄층에 n형 불순물을 첨가함으로써, 그의 전도대의 바닥 에너지 레벨을 한층 더 낮출 수 있어, 캐리어를 부유 게이트 전극에 보다 더 쉽게 주입하도록 셀프 바이어스를 작용시킬 수 있다. 즉, 기입 전압을 낮추고, 불휘발성 메모리 소자의 기억 유지 특성을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명의 불휘발성 메모리 소자에서는, 반도체 기판으로부터 부유 게이트 전극으로 전하를 쉽게 주입할 수 있고, 부유 게이트 전 극으로부터 전하가 소실하는 것을 방지할 수 있다. 즉, 메모리로서 동작하는 경우, 저전압으로 고효율의 기입을 행할 수 있고, 또한 전하 보유 특성을 향상시킬 수 있다.
이와 같은 불휘발성 메모리 소자를 사용함으로써, 다양한 양태의 불휘발성 반도체 기억장치를 얻을 수 있다. 도 8은 불휘발성 메모리 셀 어레이의 등가 회로의 일 예를 나타낸다. 1비트 데이터를 기억하는 메모리 셀(MS01)은 선택 트랜지스터(S01)와 불휘발성 메모리 소자(M01)를 포함하고 있다. 선택 트랜지스터(S01)는 비트선(BL0)과 불휘발성 메모리 소자(M01) 사이에 직렬로 배치되고, 그의 게이트가 워드선(word line)(WL1)에 접속되어 있다. 불휘발성 메모리 소자(M01)의 게이트는 워드선(WL11)에 접속되어 있다. 불휘발성 메모리 소자(M01)에 데이터를 기입할 때는, 워드선(WL1)과 비트선(BL0)의 전위를 H 레벨로 하고, 비트선(BL1)의 전위를 L 레벨로 하고, 워드선(WL11)에 고전압을 인가하면, 상기한 바와 같이 부유 게이트에 전하가 축적된다. 데이터를 소거하는 경우에는, 워드선(WL1)과 비트선(BL0)의 전위를 H 레벨로 하고, 워드선(WL11)에 부의 고전압을 인가하면 된다.
도 9는, 비트선에 불휘발성 메모리 소자를 직접 접속한 NOR 형의 등가 회로를 나타내고 있다. 이 메모리 셀 어레이에서는, 워드선(WL)과 비트선(BL)이 서로 교차하도록 배치되고, 각 교차부에 불휘발성 메모리 소자를 배치하고 있다. NOR 형의 경우, 개개의 불휘발성 메모리 소자의 드레인이 비트선(BL)에 접속되고, 불휘발성 메모리 소자의 소스가 소스선(SL)에 공통으로 접속되어 있다.
NOR 형의 동작은 예를 들면 다음과 같다. 데이터를 기입할 때, 소스선(SL) 을 0 V로 하고, 데이터를 기입하기 위해 선택된 워드선(WL)에 고전압을 인가하고, 비트선(BL)에는 데이터 "0"과 데이터 "1"에 대응하는 전위를 인가한다. 예를 들어, 데이터 "0"과 데이터 "1"에 대응하여 각각 H 레벨 전위와 L 레벨 전위를 비트선(BL)에 부여한다. 데이터 "0"을 기입하기 위해 H 레벨이 인가된 불휘발성 메모리 소자에서는, 드레인 근방에서 핫 일렉트론이 발생하고, 이것이 부유 게이트에 주입된다. 데이터 "1"의 경우에는, 이와 같은 전자 주입이 생기지 않는다.
데이터 "0"이 인가된 메모리 셀에서는, 드레인과 소스 사이의 강한 횡방향 전계에 의해 드레인의 근방에서 핫 일렉트론이 생성되고, 이것이 부유 게이트에 주입된다. 부유 게이트에 전자가 주입되어 스레시홀드 전압이 높아진 상태가 "0"이다. 데이터 "1"의 경우는, 핫 일렉트론이 생성되지 않고, 부유 게이트에 전자가 주입되지 않으로, 스레시홀드 전압이 낮은 상태, 즉, 소거 상태가 유지된다.
데이터를 소거할 때는, 소스선(SL)에 10 V정도의 정의 전압을 인가하고, 비트선(BL)을 부유 상태로 한다. 그리고, 워드선(WL)에 부의 고전압을 인가하여(각 제어 게이트에 부의 고전압을 인가하여), 각 부유 게이트로부터 전자를 추출한다. 이것에 의해, 데이터 "1"의 소거 상태가 얻어질 수 있다.
데이터를 판독할 때는, 소스선(SL)을 0 V로 함과 동시에 비트선(BL)에 대략 0.8 V를 인가하고, 선택된 워드선(WL)에 데이터 "0"과 데이터 "1"의 스레시홀드 값의 중간값으로 설정된 판독 전압을 공급하여, 불휘발성 메모리 소자의 전류 인출 유무를, 비트선(BL)에 접속되는 센스 증폭기에 의해 판정한다.
도 10은 NAND형 메모리 셀 어레이의 등가 회로를 나타낸다. 비트선(BL)에는 다수의 불휘발성 메모리 소자를 직렬로 접속한 NAND 셀(NS1)이 접속되어 있다. 다수의 NAND 셀이 모여 블록(BLK)을 구성하고 있다. 도 10에 나타내는 블록(BLK1)의 워드선의 수는 32개이다(워드선(WL0∼WL31)). 블록(BLK1)의 동일 행에 배치되는 불휘발성 메모리 소자에는 이 행에 대응하는 공통의 워드선이 접속되어 있다.
기입 동작은, NAND 셀(NS1)이 소거 상태로 된 후에, 즉, NAND 셀(NS1)의 각 불휘발성 메모리 소자의 스레시홀드 값이 부의 전압 상태로 된 후에 행해진다. 기입은 소스선(SL)측의 메모리 소자(M0)로부터 순차로 행해진다. 메모리 소자(M0)에의 기입을 예로 들어 기입 동작을 설명하면, 대략 이하와 같다.
기입은, NAND 셀이 소거 상태로 된 후에, 즉, NAND 셀의 각 메모리 셀의 스레시홀드 값이 부의 전압 상태로 된 후에 행해진다. "0"을 기입을 하는 경우에는, 도 11(A)에 나타낸 바와 같이, 선택 게이트선(SG2)에, 예를 들어, Vcc(전원 전압)를 인가하여, 선택 트랜지스터(S2)를 온으로 함과 동시에, 비트선(BL0)을 0 V(접지 전압)로 한다. 선택 게이트선(SG1)은 0 V로 하여, 선택 트랜지스터(S1)를 오프로 한다. 그 다음, 메모리 셀(MC0)의 워드선(WL0)을 고전압(Vpgm)(20 V 정도)으로 하고, 이것 이외의 워드선을 중간 전압(Vpass(10 V 정도))으로 한다. 비트선(BL)의 전압이 0 V이므로, 선택된 불휘발성 메모리 셀(M0)의 채널 형성 영역의 전위는 0 V가 된다. 워드선(WL0)과 채널 형성 영역과의 사이의 전위차가 크기 때문에, 불휘발성 메모리 셀(M0)의 부유 게이트에는 상기한 바와 같이 F-N 터널 전류에 의해 전자가 주입된다. 이에 따라, 불휘발성 메모리 셀(M0)의 스레시홀드 전압이 정(正)인 상태("0"이 기입된 상태)가 얻어진다.
한편, "1"을 기입하는 경우에는, 도 11(B)에 나타내는 바와 같이, 비트선(BL)에, 예를 들어, Vcc(전원 전압)를 인가한다. 선택 게이트선(SG2)의 전압이 Vcc이기 때문에, 선택 트랜지스터(S2)의 스레시홀드 전압(Vth)에 대하여 채널 형성 영역의 전압이 Vcc-Vth가 되면, 선택 트랜지스터(S2)가 차단된다. 따라서, 불휘발성 메모리 셀(M0)의 채널 형성 영역은 플로팅(floating) 상태가 된다. 그 다음, 워드선(WL0)에 고전압(Vpgm)(20 V 정도)을 인가하고, 그 이외의 워드선에 중간 전압(Vpass)(10 V 정도)을 인가하여, 각 워드선과 각 채널 형성 영역과의 용량 커플링에 의해 채널 형성 영역의 전압이 Vcc-Vth으로부터 상승하여, 예를 들어, 8 V 정도로 된다. 채널 형성 영역의 전압이 그러한 고전압으로 승압되기 때문에, "0"을 기입하는 경우와 달리, 워드선(WL0)과 채널 형성 영역 사이의 전위차가 작다. 따라서, 불휘발성 메모리 셀(M0)의 부유 게이트에는, F-N 터널 전류에 의한 전자 주입이 일어나지 않는다. 따라서, 불휘발성 메모리 셀(M0)의 스레시홀드 전압이 부(負)인 상태("1"이 기입된 상태)가 유지된다.
소거 동작을 행하는 경우에는, 도 12(A)에 나타내는 바와 같이, 선택된 블록 내의 모든 워드선를 0 V로 하고, p웰에 부의 고전압(Vers)을 인가한다. 비트선(BL)과 소스선(SL)은 플로팅 상태로 한다. 이렇게 함으로써, 블록의 모든 메모리 셀에서 부유 게이트 중의 전자가 터널 전류에 의해 반도체 기판으로 방출된다. 이 결과, 이들 메모리 셀의 스레시홀드 전압이 부의 방향으로 시프트한다.
도 12(B)에 나타내는 판독 동작에서는, 판독을 위해 선택된 불휘발성 메모리 셀(M0)의 워드선(WL0)을 전압(Vr)(예를 들어, 0 V)으로 하고, 비선택 메모리 셀의 워드선(WL1∼WL31) 및 선택 게이트선(SG1, SG2)을 전원 전압보다 조금 높은 판독용 중간 전압(Vread)으로 한다. 즉, 도 13에 나타내는 바와 같이, 선택 메모리 소자 이외의 메모리 소자는 트랜스퍼 트랜지스터로서 기능한다. 이것에 의해, 판독을 위해 선택된 불휘발성 메모리 셀(M0)에 전류가 흐르는지 여부가 검출된다. 즉, 메모리 셀(MC1)에 기억된 데이터가 "0"인 경우, 불휘발성 메모리 셀(M0)은 오프이므로, 비트선(BL)은 방전하지 않는다. 한편, 메모리 셀(MC1)에 기억된 데이터가 "1"인 경우에는, 불휘발성 메모리 셀(M0)은 온이므로, 비트선(BL)이 방전한다.
도 14는 불휘발성 반도체 기억장치의 회로 블록도의 일 예를 나타내고 있다. 불휘발성 반도체 기억장치는 동일 기판 위에 메모리 셀 어레이(52)와 주변 회로(54)를 포함하고 있다. 메모리 셀 어레이(52)는, 도 8, 도 9, 또는 도 10에서 나타내는 것과 같은 구성을 가지고 있다. 주변 회로(54)의 구성은 이하와 같다.
워드선을 선택하기 위한 행(行) 디코더(62)와, 비트선을 선택하기 위한 열(列) 디코더(64)가 메모리 셀 어레이(52)의 주위에 제공되어 있다. 어드레스는, 어드레스 버퍼(56)를 통하여 제어 회로(58)로 보내지고, 내부 행 어드레스 신호 및 내부 열 어드레스 신호가 각각 행 디코더(62) 및 열 디코더(64)에 전송된다.
데이터가 기입 또는 소거될 때는, 전원 전위를 승압한 전위가 사용된다. 이 때문에, 제어 회로(58)에 의해 동작 모드에 따라 제어되는 승압 회로(60)가 제공되어 있다. 승압 회로(60)의 출력은 행 디코더(62) 및 열 디코더(64)를 통하여 워드선(WL) 및 비트선(BL)에 공급된다. 열 디코더(64)로부터 출력된 데이터가 센스 증폭기(66)에 입력된다. 센스 증폭기(66)에 의해 읽혀진 데이터는 데이터 버퍼(68) 에 저장되고, 제어 회로(58)의 제어에 의해 랜덤하게 액세스되고, 데이터 입출력 버퍼(70)를 통하여 출력된다. 기입 데이터는 일단 데이터 입출력 버퍼(70)를 통하여 데이터 버퍼(68)에 저장되고, 제어 회로(58)의 제어에 의해 열 디코더(64)로 전송된다.
다음에, 상기한 불휘발성 반도체 기억장치에 대하여 실시예에 의해 상세히 설명한다. 이하에 설명하는 본 발명의 구성에서, 같은 요소를 가리키는 부호는 서로 다른 도면에서 공통하여 사용하고, 그 경우의 반복 설명은 생략하는 경우가 있다.
[실시예 1]
본 실시예에서는, 불휘발성 반도체 기억장치의 일 예에 대해서 도면을 참조하여 설명한다. 또한, 여기서는, 불휘발성 반도체 기억장치에서 메모리부를 구성하는 불휘발성 메모리 소자가, 이 메모리부와 동일 기판 위에 제공되고 메모리부의 제어 등을 행하는 논리부를 구성하는 트랜지스터 등의 소자와 동시에 형성되는 경우를 나타낸다.
먼저, 불휘발성 반도체 기억장치에 있어서의 메모리부의 등가 회로를 도 8에 나타낸다.
본 실시예에서 설명하는 메모리부에서는, 선택 트랜지스터와 불휘발성 메모리 소자를 가지는 메모리 셀이 다수 제공되어 있다. 도 8에서, 하나의 메모리 셀이 선택 트랜지스터(S01)와 불휘발성 메모리 소자(M01)를 포함한다. 또한, 마찬가지로, 각 메모리 셀은 선택 트랜지스터(S02)와 불휘발성 메모리 소자(M02), 선택 트랜지스터(S03)와 불휘발성 메모리 소자(M03), 선택 트랜지스터(S11)와 불휘발성 메모리 소자(M11), 선택 트랜지스터(S12)와 불휘발성 메모리 소자(M12), 또는 선택 트랜지스터(S13)와 불휘발성 메모리 소자(M13)를 포함하고 있다.
선택 트랜지스터(S01)의 게이트 전극은 워드선(WL1)에 접속되고, 그의 소스와 드레인 중의 어느 한쪽은 비트선(BL0)에 접속되고, 다른 한쪽은 불휘발성 메모리 소자(M01)의 소스 또는 드레인에 접속되어 있다. 또한, 불휘발성 메모리 소자(M01)의 게이트 전극은 워드선(WL1)에 접속되고, 그의 소스와 드레인 중의 어느 한쪽은 선택 트랜지스터(S01)의 소스 또는 드레인에 접속되고, 다른 한쪽은 소스선(SL)에 접속되어 있다.
또한, 메모리부에 제공되는 선택 트랜지스터의 구동 전압이 논리부에 제공되는 트랜지스터의 것보다 높기 때문에, 메모리부에 제공되는 트랜지스터와 논리부에 제공되는 트랜지스터의 게이트 절연층 등이 상이한 두께로 형성되는 것이 바람직하다. 예를 들어, 구동 전압이 낮고 스레시홀드 전압의 편차가 작은 것이 요구되는 경우에는, 얇은 두께의 게이트 절연층을 포함하는 트랜지스터가 제공되는 것이 바람직하고, 구동 전압이 높고 내압성이 요구되는 경우에는, 두꺼운 두께의 게이트 절연층을 포함하는 트랜지스터기 제공되는 것이 바람직하다.
따라서, 본 실시예에서는, 구동 전압이 낮고 스레시홀드 전압의 편차를 작게 하는 것이 요구되는 논리부의 트랜지스터에 대해서는 막 두께가 작은 절연층을 형성하고, 구동 전압이 높고 내압성이 요구되는 메모리부의 트랜지스터에 대해서는 막 두께가 큰 절연층을 형성하는 경우에 대하여 도면을 참조하여 설명한다. 또한, 도 17(A)∼도 17(C), 도 18(A)∼도 18(C), 도 19(A)∼도 19(C), 도 20(A)∼도 20(C)에서 A-B 사이의 부분 및 C-D 사이의 부분은 논리부에 제공되는 트랜지스터를 나타내고, E-F 사이의 부분은 메모리부에 제공되는 불휘발성 메모리 소자를 나타내고, G-H 사이의 부분은 메모리부에 제공되는 트랜지스터를 나타내고 있다. 또한, 본 실시예에서는 A-B 사이의 부분에 제공되는 트랜지스터를 p채널형으로 하고, C-D 사이 및 G-H 사이 부분에 제공되는 트랜지스터를 n채널형로 하고, E-F 사이의 부분제 제공되는 불휘발성 메모리 소자의 캐리어 이동을 전자에 의해 행하는 경우에 대해서 설명하지만, 본 발명의 불휘발성 반도체 기억장치는 이것에 한정되는 것은 아니다.
먼저, 반도체 기판(100)에 소자 분리 영역(104, 106, 108, 110)(이하, 영역(104, 106, 108, 110이라고도 표기함)을 형성하고, 이 영역(104, 106, 108, 110)의 각 표면에 제1 절연막(112, 114, 116, 118)을 형성한다. 그리고, 이 제1 절연막(112, 114, 116, 118)을 덮도록 부유 게이트 전극(게르마늄(Ge)을 주성분으로 하는 막)(120)을 형성한다(도 17(A) 참조). 반도체 기판(100)에 제공된 영역(104, 106, 108, 110)은 각각 절연막(102)(필드 산화막이라고도 함)에 의해 분리되어 있다. 또한, 본 실시예에서는, 반도체 기판(100)으로서 n형 도전형을 가지는 단결정 규소 기판을 사용하고, 반도체 기판(100)의 영역(106, 108, 110)에 p웰(107)을 제공한 예를 나타내고 있다.
또한, 기판(200)에는 반도체 기판이라면 특별히 한정되지 않고 사용할 수 있다. 예를 들어, n형 또는 p형의 도전형을 가지는 단결정 규소 기판, 화합물 반도 체 기판(예를 들어, GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판, ZnSe 기판 등), 접합법 또는 SIMOX(Separation by IMplanted Oxygen)법을 사용하여 제작된 SOI(Silicon on Insulator) 기판 등을 사용할 수 있다.
소자 분리 영역(104, 106, 108, 110)을 형성하기 위해서는, LOCOS(Local Oxidation of Silicon)법 또는 트렌치 분리법 등을 적절히 사용할 수 있다.
또한, 반도체 기판(100)의 영역(106, 108, 110)의 p웰은, 반도체 기판(100)에 p형 도전형을 가지는 불순물 원소를 선택적으로 첨가함으로써 형성될 수 있다. p형 불순물 원소로서는, 붕소(B)나 알루미늄(Al) 또는 갈륨(Ga) 등을 사용할 수 있다.
또한, 본 실시예에서는 반도체 기판(100)으로서 n형 도전형을 가지는 반도체 기판을 사용하고 있기 때문에, 영역(104)에는 불순물 원소을 첨가하지 않지만, n형 도전형을 가지는 불순물 원소를 첨가하여 영역(104)에 n웰을 형성할 수도 있다. n형 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. 한편, p형 도전형을 가지는 반도체 기판을 사용하는 경우에는, n형 도전형을 가지는 불순물 원소를 첨가하여 영역(104)에 n웰을 형성하고, 영역(106, 108, 110)에는 불순물 원소를 첨가하지 않는 구성으로 해도 된다.
제1 절연막(112, 114, 116, 118) 각각은 열처리에 의해 반도체 기판(100)의 영역(104, 106, 108, 110)의 각 표면을 산화하여 산화규소막으로 형성될 수 있다. 또는, 열산화법에 의해 산화규소막을 형성한 후에, 질화 처리에 의해 그 산화규소막의 표면을 질화하여, 산화규소막과 산소와 질소를 함유하는 막(산화질화규소막) 과의 적층 구조로 제1 절연막(112, 114, 116, 118) 각각을 형성할 수도 있다.
그 밖에도, 플라즈마 처리를 사용하여 제1 절연막(112, 114, 116, 118)을 형성할 수도 있다. 예를 들어, 반도체 기판(100)에 형성된 영역(104, 106, 108, 110)의 표면에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행함으로써, 제1 절연막(112, 114, 116, 118)으로서 산화규소(SiOx)막 또는 질화규소(SiNx)막을 형성할 수도 있다. 또한, 고밀도 플라즈마 처리에 의해 영역(104, 106, 108, 110)의 표면에 산화 처리를 행한 후에, 재차 고밀도 플라즈마 처리를 함으로써 질화 처리를 행하여도 된다. 이 경우, 영역(104, 106, 108, 110)의 표면에 산화규소막이 형성되고, 이 산화규소막 상에 산화질화규소막이 형성되어, 제1 절연막(112, 114, 116, 118) 각각이 산화규소막과 산화질화규소막의 적층 막으로 형성된다. 또는, 열산화법에 의해 영역(104, 106, 108, 110)의 표면에 산화규소막을 형성한 후에, 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행할 수도 있다.
본 실시예에서는, 제1 절연막(112, 114, 116, 118)을 1∼10 nm까지, 바람직하게는 1∼5 nm까지의 두께로 형성한다. 예를 들어, 열처리에 의해 영역(104, 106, 108, 110)에 산화 처리를 행하여 이 영역(104, 106, 108, 110)의 표면에 대략 5 nm 두께의 산화규소막을 형성한 후, 고밀도 플라즈마 처리에 의해 질화 처리를 행하여 산화규소막의 표면에 대략 2 nm 두께의 산화질화규소막을 형성한다. 또한, 이 경우, 열처리와 고밀도 플라즈마 처리에 의한 질화 처리는 대기에의 노출 없이 연속하여 행해지는 것이 바람직하다. 열처리와 고밀도 플라즈마 처리를 연속하여 행함으로써, 오염물의 혼입의 방지나 생산 효율의 향상이 실현될 수 있다.
또한, 고밀도 플라즈마 처리에 의해 피처리물(본 실시예에서는 반도체 기판(100))을 산화하는 경우에는, 산소를 함유하는 분위기(예를 들어, 산소(O2) 또는 일산화이질소(N2O)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함)를 함유하는 분위기, 또는 산소 또는 일산화이질소와 수소(H2)와 희가스를 함유하는 분위기)에서 행한다. 한편, 고밀도 플라즈마 처리에 의해 피처리물을 질화하는 경우에는, 질소를 함유하는 분위기(예를 들어, 질소(N2)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함)를 함유하는 분위기, 질소와 수소와 희가스를 함유하는 분위기, 또는 NH3와 희가스를 함유하는 분위기)에서 플라즈마 처리를 행한다.
희가스로서는, 예를 들면, Ar을 사용할 수 있다. 또한, Ar과 Kr을 혼합한 가스를 사용해도 된다. 고밀도 플라즈마 처리를 희가스 분위기 중에서 행하는 경우, 제1 절연막(112, 114, 116, 118)은 플라즈마 처리에 사용한 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함)를 함유하는 경우가 있고, Ar을 사용한 경우에는, 제1 절연막(112, 114, 116, 118)에 Ar이 함유되는 경우가 있다.
또한, 고밀도 플라즈마 처리는 상기한 가스 분위기 중에서 1×1011 cm-3 이상의 전자 밀도와 1.5 eV 이하의 플라즈마 전자 온도로 행해진다. 구체적으로는, 1×1011 cm-3 이상 1×1013 cm-3 이하의 전자 밀도와, 0.5 eV 이상 1.5 eV 이하의 플라즈마 전자 온도로 행한다. 플라즈마의 전자 밀도가 높고, 반도체 기판(100) 상에 형성된 피처리물(본 실시예에서는, 반도체 기판(100)) 부근에서의 전자 온도가 낮기 때문에, 피처리물에 대한 플라즈마 손상이 방지될 수 있다. 또한, 플라즈마의 전자 밀도가 1×1011 cm-3 이상으로 높기 때문에, 플라즈마 처리로 피처리물을 산화 또는 질화하여 형성되는 산화물 또는 질화막은, CVD법이나 스퍼터링법 등에 의해 형성되는 막에 비하여 막 두께 등의 균일성이 우수하고, 또한 치밀한 막을 형성할 수 있다. 또한, 플라즈마 전자 온도가 1.5 eV 이하로 낮기 때문에, 종래의 플라즈마 처리나 열산화법의 것보다 낮은 온도에서 산화 처리 또는 질화 처리를 행할 수 있다. 플라즈마를 생성하기 위한 주파수로서는, 마이크로파(예를 들어, 2.45 GHz) 등의 고주파를 사용할 수가 있다.
본 실시예에서는, 고밀도 플라즈마 처리에 의해 피처리물의 산화 처리를 행하는 경우, 산소(O2), 수소(H2), 및 아르곤(Ar)의 혼합 가스를 도입한다. 여기서 사용되는 혼합 가스에 대해서는, 산소를 0.1∼100 sccm, 수소를 0.1∼100 sccm, 아르곤을 100∼5000 sccm으로 하여 도입할 수 있다. 또한, 산소：수소：아르곤 = 1：1：100의 비율로 혼합 가스를 도입하는 것이 바람직하다. 예를 들어, 산소를 5 sccm, 수소를 5 sccm, 아르곤을 500 sccm으로 하여 도입하는 것이 바람직하다.
또한, 고밀도 플라즈마 처리에 의해 피처리물의 질화 처리를 행하는 경우, 질소(N2)와 아르곤(Ar)의 혼합 가스를 도입한다. 여기서 사용되는 혼합 가스에 대해서는, 질소를 20∼2000 sccm, 아르곤을 100∼10000 sccm으로 하여 도입할 수 있다. 예를 들어, 질소를 200 sccm, 아르곤을 1000 sccm으로 하여 도입하는 것이 바 람직하다.
본 실시예에서는, 반도체 기판(100)에서, 메모리부에 제공된 영역(108) 위에 형성되는 제1 절연층(116)은 후에 완성되는 불휘발성 메모리 소자에서 터널 산화막으로서 기능한다. 따라서, 제1 절연층(116)의 막 두께가 얇을수록, 터널 전류가 흐르기 쉬워, 메모리로서 고속 동작이 가능하게 된다. 또한, 제1 절연층(116)의 막 두께가 얇을수록, 후에 형성되는 부유 게이트 전극에 저전압으로 전하를 축적할 수 있어, 불휘발성 반도체 기억장치의 소비전력을 저감할 수 있다. 그 때문에, 제1 절연막(112, 114, 116, 118)은 막 두께가 얇게 형성되는 것이 바람직하다.
부유 게이트 전극(120)은 게르마늄(Ge), 실리콘 게르마늄 합금 등의, 게르마늄을 함유하는 막으로 형성될 수 있다. 본 싱시예에서는, 게르마늄 원소를 함유하는 분위기(예를 들어, GeH4)에서 플라즈마 CVD법을 행함으로써, 부유 게이트 전극(120)으로서, 게르마늄을 주성분으로 하는 막을 1∼20 nm까지, 바람직하게는 5∼10 nm까지의 두께로 형성한다. 이와 같이, 반도체 기판(100)으로서 단결정 규소 기판을 사용하고, 이 규소 기판의 어느 영역 위에 터널 산화막으로서 기능하는 제1 절연층을 사이에 두고 규소보다 에너지 갭이 작은 게르마늄을 함유하는 막을 부유 게이트 전극으로서 형성한 경우, 부유 게이트 전극의 전하에 대하여 절연층에 의해 형성되는 제2 장벽이 규소 기판의 어느 영역의 전하에 대하여 절연층에 의해 형성되는 제1 장벽보다 에너지적으로 더 높게 된다. 그 결과, 규소 기판의 어느 영역으로부터 부유 게이트 전극에 전하가 쉽게 주입될 수 있고, 부유 게이트 전극으로 부터 전하가 소실하는 것이 방지될 수 있다. 즉, 메모리로서 동작하는 경우, 저전압으로 고효율의 기입을 행할 수 있고, 또한 전하 보유 특성을 향상시킬 수 있다.
그 다음, 반도체 기판(100)의 영역(104, 106, 110) 위에 형성된 제1 절연막(112, 114, 118)과 부유 게이트 전극(120)을 선택적으로 제거하여, 영역(108) 위에 형성된 제1 절연막(116)과 부유 게이트 전극(120)을 잔존시킨다. 본 실시에에서는, 반도체 기판(100)에서 메모리부에 제공된 영역(108), 제1 절연막(116), 및 부유 게이트 전극(120)을 레지스트 마스크로 선택적으로 덮은 후에, 영역(104, 106, 110) 위에 형성된 제1 절연막(112, 114, 118)과 부유 게이트 전극(120)을 에칭함으로써 선택적으로 제거한다(도 17(B) 참조).
그 다음, 반도체 기판(100)의 영역(104, 106, 110)과 영역(108) 위에 형성된 부유 게이트 전극(120)의 일부를 선택적으로 덮도록 레지스트 마스크(122)를 형성하고, 이 레지스트 마스크(122)에 덮이지 않은 부유 게이트 전극(120)의 다른 부분을 에칭하여 선택적으로 제거함으로써, 부유 게이트 전극(120)의 일부를 잔존시켜, 부유 게이트 전극(121)을 형성한다(도 17(C) 참조).
그 다음, 반도체 기판(100)의 영역(110)의 특정 영역에 불순물 영역을 형성한다. 본 실시에에서는, 레지스트 마스크(122)를 제거한 후, 영역(104, 106, 108)과 영역(110)의 일부를 선택적으로 덮도록 레지스트 마스크(124)를 형성하고, 이 레지스트 마스크(124)에 덮이지 않은 영역(110)의 부분에 불순물 원소를 도입함으로써, 불순물 영역(126)을 형성한다(도 18(A) 참조). 불순물 원소로서는, n형 도전형을 가지는 불순물 원소 또는 p형 도전형을 가지는 불순물 원소를 사용한다. n 형 도전형을 가지는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형 도전형을 가지는 불순물 원소로서는, 붕소(B)나 알루미늄(Al) 또는 갈륨(Ga) 등을 사용할 수 있다. 본 실시에에서는, 불순물 원소로서 인(P)을 영역(110)에 도입한다.
그 다음, 반도체 기판(100)의 영역(104, 106, 110)과, 영역(108) 위에 형성된 제1 절연막(116)과 부유 게이트 전극(121)을 덮도록 제2 절연막(128)을 형성한다(도 18(B) 참조).
제2 절연막(128)은, CVD법이나 스퍼터링법 등에 의해 산화규소, 질화규소, 산화질화규소(SiOxNy)(x＞y), 또는 질화산화규소(SiNxOy)(x＞y) 등의 절연 재료를 사용하여 단층 또는 다수 층으로 형성된다. 예를 들어, 제2 절연막(128)을 단층으로 형성하는 경우에는, CVD법에 의해 산화질화규소막 또는 질화산화규소막을 5∼50 nm까지의 막 두께로 형성한다. 또한, 제2 절연막(128)을 3층 구조로 형성하는 경우에는, 제1 층의 절연막으로서 산화질화규소막을 형성하고, 제2 층의 절연막으로서 질화규소막을 형성하고, 제3 층의 절연막으로서 산화질화규소막을 형성한다. 또는, 그 외에도, 제2 절연막(128)으로서 게르마늄의 산화물 또는 질화물을 사용할 수도 있다.
또한, 영역(108) 위에 형성된 제2 절연막(128)은, 후에 완성되는 불휘발성 메모리 소자에서 제어 절연막으로서 기능하고, 영역(110) 위에 형성된 제2 절연막(128)은, 후에 완성되는 트랜지스터에서 게이트 절연막으로서 기능한다.
그 다음, 영역(108, 110) 위에 형성된 제2 절연막(128)을 덮도록 레지스트 마스크(130)를 선택적으로 형성하고, 영역(104, 106) 위에 형성된 제2 절연막(128)을 선택적으로 제거한다(도 18(C) 참조).
그 다음, 영역(104, 106)을 덮도록 제3 절연막(132, 134)을 각각 형성한다(도 19(A) 참조).
제3 절연막(132, 134)은, 상기한 제1 절연막(112, 114, 116, 118)의 형성 방법으로서 설명한 어느 하나의 방법을 사용하여 형성된다. 예를 들어, 열처리로 반도체 기판(100)의 영역(104, 106)의 각 표면을 산화시킴으로써, 산화규소막에 의해 제3 절연막(132, 134) 각각을 형성할 수 있다. 또는, 열산화법에 의해 산화규소막을 형성한 후에, 질화 처리로 그 산화규소막의 표면을 질화시킴으로써, 산화규소막과 산소와 질소를 함유하는 막(산화질화규소막)과의 적층 구조로 형성하여도 좋다.
그 밖에도, 상기한 바와 같이, 플라즈마 처리를 사용하여 제3 절연막(132, 134)을 형성할 수도 있다. 예를 들어, 반도체 기판(100)의 영역(104, 106)의 표면에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행함으로써, 제3 절연막(132, 134)으로서 산화규소(SiOx)막 또는 질화규소(SiNx)막을 형성할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 영역(104, 106)의 표면에 산화 처리를 행한 후에, 재차 고밀도 플라즈마 처리를 행하여 질화 처리를 행할 수도 있다. 이 경우, 영역(104, 106)의 표면에 산화규소막이 형성되고, 이 산화규소막 상에 산화질화규소막이 형성되어, 제3 절연막(132, 134) 각각이 산화규소막과 산화질화규소막의 적 층 막으로 형성된다. 또는, 열산화법에 의해 영역(104, 106)의 표면에 산화규소막을 형성한 후에, 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행할 수도 있다.
또한, 제3 절연막(132, 134)을 열산화법이나 고밀도 플라즈마 처리로 형성하는데 있어서는, 반도체 기판(100)의 영역(108, 110) 위에 형성된 제2 절연막(128)의 표면에 산화막 또는 산화규소막을 형성되는 경우가 있다. 또한, 반도체 기판(100)의 영역(104, 106) 위에 형성된 제3 절연막(132, 134)은 후에 완성되는 트랜지스터에서 게이트 절연막으로서 기능한다.
그 다음, 영역(104, 106) 위에 형성된 제3 절연막(132, 134)과, 영역(108, 110) 위에 형성된 제2 절연막(128)을 덮도록 도전막을 형성한다(도 19(B) 참조). 본 실시예에서는, 도전막으로서 도전막(136)과 도전막(138)을 순차로 적층하여 형성한 예를 나타내고 있다. 물론, 도전막은 단층 구조 또는 3층 이상의 적층 구조로 형성해도 된다.
도전막(136, 138)은, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 규소(Si) 등에서 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성될 수 있다. 또한, 이들 원소를 질화한 금속 질화물막으로 형성할 수도 있다. 그 밖에도, 인 등의 불순물 원소를 첨가한 다결정 규소로 대표되는 반도체 재료를 사용할 수도 있다.
본 실시예에서는, 질화 탄탈로 된 도전막(136)과 텅스텐으로 된 도전막(138)을 순차로 형성하여 적층 구조로 형성한다. 또는, 그 밖에도, 도전막(136)으로서 질화 텅스텐, 질화 몰리브덴 또는 질화 티탄의 단층 막 또는 적층 막을 사용하고, 도전막(138)으로서 탄탈, 몰리브덴, 또는 티탄의 단층 막 또는 적층 막을 사용할 수도 있다.
그 다음, 적층 형성된 도전막(136, 138)을 선택적으로 에칭하여 제거함으로써, 영역(104, 106, 108, 110)의 상방에 도전막(136, 138)을 일부 잔존시켜, 각각 게이트 전극(140, 142, 146) 및 제어 게이트 전극(144)을 형성한다(도 19(C) 참조). 또한, 반도체 기판(100)에서 메모리부에 제공된 영역(108) 위에 형성되는 제어 게이트 전극(144)은 후에 완성되는 불휘발성 메모리 소자에서 제어 게이트로서 기능한다.
그 다음, 영역(104)을 덮도록 레지스트 마스크(148)를 선택적으로 형성하고, 이 레지스트 마스크(148)와 게이트 전극(142, 146) 및 제어 게이트 전극(144)을 마스크로 하여 영역(106, 108, 110)에 불순물 원소를 첨가함으로써, 불순물 영역을 형성한다(도 20(A) 참조). 이 불순물 원소로서는, n형 도전형을 가지는 불순물 원소 또는 p형 도전형을 가지는 불순물 원소를 사용한다. n형 도전형을 가지는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형 도전형을 가지는 불순물 원소로서는, 붕소(B)나 알루미늄(Al) 또는 갈륨(Ga) 등을 사용할 수 있다. 본 실시예에서는, 불순물 원소로서 인(P)을 사용한다.
도 20(A)에서, 불순물 원소를 도입함으로써, 영역(106)에 소스 및 드레인 영역을 형성하는 불순물 영역(152)과, 채널 형성 영역(150)이 형성된다. 또한, 영역(108)에는, 소스 및 드레인 영역을 형성하는 불순물 영역(156)과, LDD 영역을 형 성하는 저농도 불순물 영역(158)과, 채널 형성 영역(154)이 형성된다. 또한, 영역(110)에는, 소스 및 드레인 영역을 형성하는 불순물 영역(162)과, LDD 영역을 형성하는 저농도 불순물 영역(164)과, 채널 형성 영역(160)이 형성된다.
또한, 영역(108)에 형성되는 저농도 불순물 영역(158)은, 도 20(A)에서 나타낸 불순물 원소가 부유 게이트 전극(121)을 통과함으로써 형성된다. 따라서, 영역(108)에서, 제어 게이트 전극(144) 및 부유 게이트 전극(121) 모두와 겹치는 영역에 채널 형성 영역(154)이 형성되고, 부유 게이트 전극(121)과 겹치고 제어 게이트 전극(144)과는 겹치지 않는 영역에 저농도 불순물 영역(158)이 형성되고, 부유 게이트 전극(121) 및 제어 게이트 전극(144) 모두와 겹치지 않는 영역에 고농도 불순물 영역(156)이 형성된다.
그 다음, 영역(106, 108, 110)을 덮도록 레지스트 마스크(166)를 선택적으로 형성하고, 이 레지스트 마스크(166)와 게이트 전극(140)을 마스크로 하여 영역(104)에 불순물 원소를 도입함으로써, 불순물 영역을 형성한다(도 20(B) 참조). 불순물 원소로서는, n형 도전형을 가지는 불순물 원소 또는 p형 도전형을 가지는 불순물 원소를 사용한다. n형 도전형을 가지는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형 도전형을 가지는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 본 실시예에서는, 영역(106, 108, 110)에 도입된 불순물 원소의 것과 다른 도전형을 가지는 불순물 원소(예를 들어, 붕소(B))를 도입한다. 그 결과, 영역(104)에, 소스 및 드레인 영역을 형성하는 불순물 영역(170)과 채널 형성 영역(168)이 형성된다.
그 다음, 제2 절연막(128), 제3 절연막(132, 134), 게이트 전극(140, 142, 146), 및 게이트 제어 전극(144)을 덮도록 절연막(172)을 형성하고, 이 절연막(172) 위에, 영역(104, 106, 108, 110)에 각각 형성된 불순물 영역(152, 156, 162, 170)에 전기적으로 접속하는 도전막(174)을 형성한다(도 20(C) 참조).
절연막(172)은 CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y), 질화산화규소(SiNxOy)(x＞y) 등의, 산소 또는 질소를 함유하는 절연막이나, DLC(diamond like carbon) 등의 탄소 함유 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐 페놀, 벤조시클로부텐, 아크릴 등의 유기 재료, 또는 실록산 수지 등의 실록산 재료로 단층 구조 또는 적층 구조로 형성될 수 있다. 또한, 실록산 재료는 Si-O-Si 결합을 가지는 재료이다. 실록산은 규소(Si)와 산소(O)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 포함하는 유기기와 플루오로기를 사용할 수도 있다.
도전막(174)은 CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오듐(Nd), 탄소(C), 규소(Si)에서 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 단층 또는 적층으로 형성된다. 알루미늄을 주성분으로 하는 합금 재료는, 예를 들어, 알루미늄을 주성분으로 하고 니켈을 함유하는 재료, 또는, 알루미늄을 주성분으로 하고 니켈과, 탄소와 규소의 어느 하나 또는 모두를 함유하는 재료에 상당한다. 도전막(174)은, 예를 들어, 배리어 막과 알루미늄-규소(Al-Si)막과 배리어 막의 적층 구조, 배리어 막과 알루미늄-규소(Al-Si)막과 질화티탄(TiN)막과 배리어 막의 적층 구조로 형성될 수도 있다. 또한, 배리어 막은 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고, 저렴하기 때문에, 도전막(174)을 형성하는 재료로서 최적이다. 또한, 상층과 하층으로서 배리어층을 제공함으로써, 알루미늄이나 알루미늄-규소의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 된 배리어 막을 형성함으로써, 결정성 반도체막 상에 형성될 수도 있는 얇은 자연 산화막이 환원하여, 결정성 반도체막과 양호한 콘택트를 취할 수 있다.
본 실시예의 불휘발성 반도체 기억장치는, 회로 구성에 따라 트랜지스터의 게이트 절연층의 두께를 다르게 함으로써 저소비전력을 실현할 수 있다. 또한, 불휘발성 반도체 기억장치의 동작의 안정화가 실현될 수 있다. 구체적으로는, 논리부의 트랜지스터에서의 게이트 절연층의 두께를 얇게 함으로써, 스레시홀드 전압의 편차가 저감될 수 있고, 저전압 동작이 행해질 수 있다. 또한, 메모리부의 선택 트랜지스터에서의 게이트 절연층의 두께를 두껍게 함으로써, 불휘발성 메모리 소자의 기입 및 소거 동작에서 논리부에서의 것보다 높은 전압이 인가될 때에도 동작의 안정성이 높아질 수 있다. 불휘발성 메모리 소자에서, 반도체 기판으로부터 부유 게이트 전극으로 전하가 쉽게 주입될 수 있고, 부유 게이트 전극으로부터 전하가 소실되는 것이 방지될 수 있다. 즉, 메모리로서 동작하는 경우, 저전압에서 매우 높은 효율로 기입이 행해질 수 있고, 전하 보유 특성이 향상될 수 있다. 본 실시예에 따르면, 연속되는 공정들에 의해, 상기한 바와 같이 우수한 효과를 가지는 불휘발성 반도체 기억장치가 제조될 수 있다.
본 실시예는 본 명세서에서 나타내는 실시형태 및 다른 실시예와 조합하여 실시될 수 있다.
[실시예 2]
본 실시예에서는, 실시예 1과 다른 불휘발성 반도체 기억장치의 제작방법에 대하여 도면을 참조하여 설명한다. 또한, 상기 실시예와 같은 것을 가리키는 경우에는 동일한 부호를 사용하여 나타내고, 그의 설명은 생략한다. 또한, 도 21(A)∼도 21(C), 도 22(A)∼도 22(C), 도 23(A) 및 도 21(B)에서, A-B 사이 및 C-D 사이의 부분은 논리부에 제공되는 트랜지스터를 나타내고, E-F 사이의 부분은 메모리부에 제공되는 불휘발성 메모리 소자를 나타내고, G-H 사이의 부분은 메모리부에 제공되는 트랜지스터를 나타내고 있다. 또한, 본 실시예에서는 A-B 사이의 부분에 제공되는 트랜지스터를 p채널형으로 하고, C-D 사이 및 G-H 사이 부분에 제공되는 트랜지스터를 n채널형으로 하고, E-F 사이 부분에 제공되는 불휘발성 메모리 소자의 캐리어 이동을 전자에 의해 행하는 경우에 대하여 설명하지만, 본 발명의 불휘발성 반도체장치는 이것에 한정되는 것은 아니다.
먼저, 도 17(C)의 상태까지를 마찬가지로 형성한 후, 레지스트 마스크(122)를 제거하고, 영역(104, 106, 110)과, 영역(108) 위에 형성된 제1 절연막(116) 및 부유 게이트 전극(121)을 덮도록 제2 절연막(128)을 형성한다(도 21(A) 참조).
그 다음, 영역(108, 110) 위에 형성된 제2 절연막(128)을 덮도록 레지스트 마스크(130)를 선택적으로 형성하고, 영역(104, 106) 위에 형성된 제2 절연막(128)을 선택적으로 제거한다(도 21(B) 참조).
그 다음, 영역(104, 106)을 덮도록 제3 절연막(132, 134)을 각각 형성한다(도 21(C) 참조).
그 다음, 영역(104, 106) 위에 형성된 제3 절연막(132, 134)과, 영역(108, 110) 위에 형성된 제2 절연막(128)을 덮도록 도전막을 형성한다(도 22(A) 참조). 본 실시예에서는, 도전막으로서, 도전막(136)과 도전막(138)을 순차로 적층하여 형성하는 예를 나타내고 있다. 물론, 도전막은 단층 구조 또는 3층 이상의 적층 구조로 형성될 수도 있다.
그 다음, 적층하여 형성된 도전막(136, 138)을 선택적으로 에칭하여 제거함으로써, 영역(104, 106, 108, 110)의 상방에 도전막(136, 138)을 일부 잔존시켜, 각각 게이트 전극(140, 142, 146) 및 제어 게이트 전극(144)을 형성한다(도 22(B) 참조). 또한, 게이트 전극(140)은, 잔존한 도전막(136, 138)을 적층하여 형성된 도전막(182a, 184a)을 가지고 있다. 또한, 본 실시예에서는, 게이트 전극(140)에서, 하방에 형성되는 도전막(182a)의 폭(캐리어가 채널 형성 영역에서 흐르는 방향(소스 영역과 드레인 영역을 연결하는 방향)에 대략 평행한 방향으로의 폭)이 도전막(184a)의 폭보다 크도록 한다. 마찬가지로, 게이트 전극(142)은 도전막(182b)과 이 도전막(182b)보다 폭이 작은 도전막(184b)를 순차로 적층하여 형성되고, 제 어 게이트 전극(144)은 도전막(182c)과 이 도전막(182c)보다 폭이 작은 도전막(184c)을 순차로 적층하여 형성되고, 게이트 전극(146)은 도전막(182d)과 이 도전막(182d)보다 폭이 작은 도전막(184d)을 순차로 적층하여 형성된다.
그 다음, 영역(104)을 덮도록 레지스트 마스크(148)를 선택적으로 형성하고, 이 레지스트 마스크(148)와 게이트 전극(142, 146) 및 제어 게이트 전극(144)을 마스크로 하여 영역(106, 108, 110)에 불순물 원소를 도입함으로써, 불순물 영역을 형성한다(도 22(C) 참조). 이 불순물 원소로서는, n형 도전형을 가지는 불순물 원소 또는 p형 도전형을 가지는 불순물 원소를 사용한다. n형 도전형을 가지는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형 도전형을 가지는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수가 있다. 본 실시예에서는, 불순물 원소로서 인(P)을 사용한다.
도 22(C)에서, 불순물 원소를 도입함으로써, 영역(106)에, 소스 및 드레인 영역을 형성하는 고농도 불순물 영역(152)과, LDD 영역을 형성하는 저농도 불순물 영역(186)과, 채널 형성 영역(150)이 형성된다. 또한, 영역(108)에는, 소스 및 드레인 영역을 형성하는 불순물 영역(156)과, LDD 영역을 형성하는 저농도 불순물 영역(158)과, 채널 형성 영역(154)이 형성된다. 또한, 영역(110)에는, 소스 및 드레인 영역을 형성하는 고농도 불순물 영역(162)과, LDD 영역을 형성하는 저농도 불순물 영역(164)과, 채널 형성 영역(160)이 형성된다.
영역(106)에 형성되는 저농도 불순물 영역(186)은, 도 22(C)에서 나타낸 불순물 원소가 도전막(182b)을 통과하여 도입됨으로써 형성된다. 따라서, 영역(106) 에서, 도전막(182b)과 도전막(184b) 모두와 겹치는 영역에 채널 형성 영역(150)이 형성되고, 도전막(182b)과 겹치고 도전막(184b)과는 겹치지 않는 영역에 저농도 불순물 영역(186)이 형성되고, 도전막(182b) 및 도전막(184b) 모두와 겹치지 않는 영역에 고농도 불순물 영역(152)이 형성된다.
또한, 영역(108)에 형성되는 저농도 불순물 영역(158)은 도 22(C)에서 나타낸 불순물 원소가 부유 게이트 전극(121)을 통과하여 도입됨으로써 형성된다. 따라서, 영역(108)에서, 도전막(182c)과 부유 게이트 전극(121) 모두와 겹치는 영역에 채널 형성 영역(154)이 형성되고, 부유 게이트 전극(121)과 겹치고 도전막(182c)과는 겹치지 않는 영역에 저농도 불순물 영역(158)이 형성되고, 부유 게이트 전극(121)과 도전막(182c) 모두와 겹치지 않는 영역에 고농도 불순물 영역(156)이 형성된다. 또한, 도전막(182c)이 얇은 막 두께로 형성되는 경우에는, 영역(108)에서, 도전막(182c) 및 부유 게이트 전극(121) 모두와 겹치고 도전막(184c)과는 겹치지 않는 영역에, 저농도 불순물 영역(158)과 동등하거나 또는 그보다 낮은 농도를 가지는 저농도 불순물 영역이 형성될 수도 있다.
영역(110)에 형성되는 저농도 불순물 영역(164)은 도 22(C)에서 나타낸 불순물 원소가 도전막(182d)을 통과하여 도입됨으로써 형성된다. 따라서, 영역(110)에서, 도전막(182d) 및 도전막(184d) 모두와 겹치는 영역에 채널 형성 영역(160)이 형성되고, 도전막(182d)과 겹치고 도전막(184d)과는 겹치지 않는 영역에 저농도 불순물 영역(164)이 형성되고, 도전막(182d) 및 도전막(184d) 모두와 겹치지 않는 영역에 고농도 불순물 영역(162)이 형성된다.
그 다음, 영역(106, 108, 110)을 덮도록 레지스트 마스크(166)를 선택적으로 형성하고, 이 레지스트 마스크(166)와 게이트 전극(140)을 마스크로 하여 영역(104)에 불순물 원소를 도입함으로써, 불순물 영역을 형성한다(도 23(B) 참조). 이 불순물 원소로서는, n형 도전형을 가지는 불순물 원소 또는 p형 도전형을 가지는 불순물 원소를 사용한다. n형 도전형을 가지는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형 도전형을 가지는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 본 실시예에서는, 영역(106, 108, 110)에 도입된 불순물 원소와 다른 도전형을 가지는 불순물 원소(예를 들어, 붕소(B))를 도입한다. 그 결과, 영역(104)에, 소스 및 드레인 영역을 형성하는 고농도 불순물 영역(170)과, LDD 영역을 형성하는 저농도 불순물 영역(188)과, 채널 형성 영역(168)이 형성된다.
영역(104)에 형성되는 저농도 불순물 영역(188)은 도 23(A)에서 나타낸 불순물 원소가 도전막(182a)을 통과하여 도입됨으로써 형성된다. 따라서, 영역(104)에서, 도전막(182a) 및 도전막(184a) 모두와 겹치는 영역에 채널 형성 영역(168)이 형성되고, 도전막(182a)과 겹치고 도전막(184a)과는 겹치지 않는 영역에 저농도 불순물 영역(188)이 형성되고, 도전막(182a) 및 도전막(184a) 모두와 겹치지 않는 영역에 고농도 불순물 영역(170)이 형성된다.
그 다음, 제2 절연막(128), 제3 절연막(132, 134), 게이트 전극(140, 142, 146), 및 제어 게이트 전극(144)을 덮도록 절연막(172)을 형성하고, 이 절연막(172) 위에, 영역(104, 106, 108, 110)에 각각 형성된 불순물 영역(152, 156, 162, 170)에 전기적으로 접속하는 도전막(174)을 형성한다(도 23(B) 참조).
본 실시예의 불휘발성 반도체 기억장치는, 회로 구성에 따라 트랜지스터의 게이트 절연층의 두께를 다르게 함으로써 저소비전력을 실현할 수 있다. 또한, 불휘발성 반도체 기억장치의 동작의 안정화가 실현될 수 있다. 구체적으로는, 논리부의 트랜지스터에서의 게이트 절연층의 두께를 얇게 함으로써, 스레시홀드 전압의 편차가 저감될 수 있고, 저전압 동작이 행해질 수 있다. 또한, 메모리부의 선택 트랜지스터에서의 게이트 절연층의 두께를 두껍게 함으로써, 불휘발성 메모리 소자의 기입 및 소거 동작에서 논리부에서의 것보다 높은 전압이 인가될 때에도 동작의 안정성이 높아질 수 있다. 불휘발성 메모리 소자에서, 반도체 기판으로부터 부유 게이트 전극으로 전하가 쉽게 주입될 수 있고, 부유 게이트 전극으로부터 전하가 소실되는 것이 방지될 수 있다. 즉, 메모리로서 동작하는 경우, 저전압에서 매우 높은 효율로 기입이 행해질 수 있고, 전하 보유 특성이 향상될 수 있다. 본 실시예에 따르면, 연속되는 공정들에 의해, 상기한 바와 같이 우수한 효과를 가지는 불휘발성 반도체 기억장치가 제조될 수 있다.
본 실시예는, 본 명세서에서 나타내는 실시형태 및 다른 실시예와 조합하여 실시될 수 있다.
[실시예 3]
본 실시예에서는, 실시예 1 및 실시예 2와 다른 불휘발성 반도체 기억장치의 제작방법에 대하여 도면을 참조하여 설명한다. 또한, 실시예 1 및 실시에 2와 같은 것을 가리키는 경우에는 동일한 부호를 사용하여 나타내고, 그의 설명은 생략한 다. 또한, 도 27(A)∼도 27(C), 도 28(A)∼도 28(C), 도 29(A)∼도 29(C)에서, A-B 사이 및 C-D 사이의 부분은 논리부에 제공되는 트랜지스터를 나타내고, E-F 사이의 부분은 메모리부에 제공되는 불휘발성 메모리 소자를 나타내고, G-H 사이의 부분은 메모리부에 제공되는 트랜지스터를 나타내고 있다. 또한, 본 실시예에서는 A-B 사이의 부분에 제공되는 트랜지스터를 p채널형으로 하고, C-D 사이 및 G-H 사이의 부분에 제공되는 트랜지스터를 n채널형으로 하고, E-F 사이의 부분에 제공되는 불휘발성 메모리 소자의 캐리어 이동을 전자에 의해 행하는 경우에 대하여 설명하지만, 본 발명의 불휘발성 반도체장치는 이것에 한정되는 것은 아니다.
먼저, 도 17(C)의 상태까지를 마찬가지로 형성한 후, 레지스트 마스크(122)를 마스크로 하여 영역(108)에 불순물 원소를 도입함으로써, 불순물 영역(190)을 형성한다(도 27(A) 참조). 이 불순물 원소로서는, n형 도전형을 가지는 불순물 원소 또는 p형 도전형을 가지는 불순물 원소를 사용한다. n형 도전형을 가지는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형 도전형을 가지는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 본 실시예에서는, 불순물 원소로서 인(P)을 영역(108)에 도입한다.
그 다음, 영역(104, 106, 110)과, 영역(108) 위에 형성된 제1 절연막(116) 및 부유 게이트 전극(121)을 덮도록 제2 절연막(128)을 형성한다(도 27(B) 참조).
그 다음, 영역(108, 110) 위에 형성된 제2 절연막(128)을 덮도록 레지스트 마스크(130)를 선택적으로 형성하고, 영역(104, 106) 위에 형성된 제2 절연막(128)을 선택적으로 제거한다(도 27(C) 참조).
그 다음, 영역(104, 106)을 덮도록 제3 절연막(132, 134)을 각각 형성한다(도 28(A) 참조).
그 다음, 영역(104, 106) 위에 형성된 제3 절연막(132, 134)과, 영역(108, 110) 위에 형성된 제2 절연막(128)을 덮도록 도전막을 형성한다(도 28(B) 참조). 본 실시예에서는, 도전막으로서 도전막(136)과 도전막(138)을 순차로 적층하여 형성한 예를 나타내고 있다. 물론, 도전막은 단층 구조 또는 3층 이상의 적층 구조로 형성해도 된다.
그 다음, 적층하여 형성된 도전막(136, 138)을 선택적으로 에칭하여 제거함으로써, 영역(104, 106, 108, 110)의 상방에 도전막(136, 138)을 일부 잔존시켜, 각각 게이트 전극(140, 142, 146) 및 제어 게이트 전극(144)을 형성한다(도 28(C) 참조).
또한, 본 실시예에서는, 영역(108) 위에 형성되는 도전막(144)의 폭을 부유 게이트 전극(121)의 폭(캐리어가 채널에서 흐르는 방향에 대략 평행한 방향에서의 폭)보다 크도록 형성한다.
그 다음, 영역(104)을 덮도록 레지스트 마스크(148)를 선택적으로 형성하고, 이 레지스트 마스크(148)와 게이트 전극(142, 146) 및 제어 게이트 전극(144)을 마스크로 하여 영역(106, 108, 110)에 불순물 원소를 도입함으로써, 불순물 영역을 형성한다(도 29(A) 참조). 이 불순물 원소로서는, n형 도전형을 가지는 불순물 원소 또는 p형 도전형을 가지는 불순물 원소를 사용한다. n형 도전형을 가지는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형 도전형을 가지는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 본 실시예에서는, 불순물 원소로서 인(P)을 사용한다.
도 29(A)에서, 불순물 원소를 도입함으로써, 영역(106)에, 소스 및 드레인 영역을 형성하는 고농도 불순물 영역(152)과, 채널 형성 영역(150)이 형성된다. 또한, 영역(108)에는, 소스 및 드레인 영역을 형성하는 불순물 영역(156)과, LDD 영역을 형성하는 저농도 불순물 영역(158)과, 채널 형성 영역(154)이 형성된다. 또한, 영역(110)에는, 소스 및 드레인 영역을 형성하는 고농도 불순물 영역(162)과, 채널 형성 영역(160)이 형성된다.
그 다음, 영역(106, 108, 110)을 덮도록 레지스트 마스크(166)를 선택적으로 형성하고, 이 레지스트 마스크(166) 및 게이트 전극(140)을 마스크로 하여 영역(104)에 불순물 원소를 도입함으로써, 불순물 영역을 형성한다(도 29(B) 참조). 이 불순물 원소로서는, n형 도전형을 가지는 불순물 원소 또는 p형 도전형을 가지는 불순물 원소를 사용한다. n형 도전형을 가지는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형 도전형을 가지는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 본 실시예에서는, 도 29(A)에서 영역(106, 108, 110)에 도입된 불순물 원소와 다른 도전형을 가지는 불순물 원소(예를 들어, 붕소(B))를 도입한다. 그 결과, 영역(104)에, 소스 및 드레인 영역을 형성하는 고농도 불순물 영역(170)과 채널 형성 영역(168)이 형성된다.
그 다음, 제2 절연막(128), 제3 절연막(132, 134), 게이트 전극(140, 142, 146), 및 제어 게이트 전극(144)을 덮도록 절연막(172)을 형성하고, 이 절연 막(172) 위에, 영역(104, 106, 108, 110)에 각각 형성된 불순물 영역(152, 156, 162, 170)에 전기적으로 접속하는 도전막(174)을 형성한다(도 29(C) 참조).
본 실시예의 불휘발성 반도체 기억장치는, 회로 구성에 따라 트랜지스터의 게이트 절연층의 두께를 다르게 함으로써 저소비전력을 실현할 수 있다. 또한, 불휘발성 반도체 기억장치의 동작의 안정화가 실현될 수 있다. 구체적으로는, 논리부의 트랜지스터에서의 게이트 절연층의 두께를 얇게 함으로써, 스레시홀드 전압의 편차가 저감될 수 있고, 저전압 동작이 행해질 수 있다. 또한, 메모리부의 선택 트랜지스터에서의 게이트 절연층의 두께를 두껍게 함으로써, 불휘발성 메모리 소자의 기입 및 소거 동작에서 논리부에서의 것보다 높은 전압이 인가될 때에도 동작의 안정성이 높아질 수 있다. 불휘발성 메모리 소자에서, 반도체 기판으로부터 부유 게이트 전극으로 전하가 쉽게 주입될 수 있고, 부유 게이트 전극으로부터 전하가 소실되는 것이 방지될 수 있다. 즉, 메모리로서 동작하는 경우, 저전압에서 매우 높은 효율로 기입이 행해질 수 있고, 전하 보유 특성이 향상될 수 있다. 본 실시예에 따르면, 연속되는 공정들에 의해, 상기한 바와 같이 우수한 효과를 가지는 불휘발성 반도체 기억장치가 제조될 수 있다.
본 실시예는 본 명세서에서 나타내는 실시형태 및 다른 실시예와 조합하여 실시될 수 있다.
[실시예 4]
본 실시예에서는, 실시예 1 내지 실시예3과 다른 불휘발성 반도체 기억장치의 제작방법에 대하여 도면을 참조하여 설명한다. 또한, 실시예 1 내지 실시예 3 의 어느 하나에 나타낸 것과 같은 것을 가리키는 경우에는 동일한 부호를 사용하여 나타내고, 그의 설명은 생략한다. 또한, 도 24(A)∼도 24(C), 도 25(A)∼도 25(C), 도 26(A)∼도 26(C)에서, A-B 사이 및 C-D 사이의 부분은 논리부에 제공되는 트랜지스터를 나타내고, E-F 사이의 부분은 메모리부에 제공되는 불휘발성 메모리 소자를 나타내고, G-H 사이의 부분은 메모리부에 제공되는 트랜지스터를 나타내고 있다. 또한, 본 실시예에서는 A-B 사이의 부분에 제공되는 트랜지스터를 p채널형으로 하고, C-D 사이 및 G-H 사이의 부분에 제공되는 트랜지스터를 n채널형으로 하고, E-F 사이의 부분에 제공되는 불휘발성 메모리 소자의 캐리어 이동을 전자에 의해 행하는 경우에 대하여 설명하지만, 본 발명의 불휘발성 반도체장치는 이것에 한정되는 것은 아니다.
먼저, 도 17(B)의 상태까지를 마찬가지로 형성한 후, 도 18(A)에 나타낸 바와 같이, 영역(104, 106, 108)과 영역(110)의 일부를 덮도록 레지스트 마스크를 형성하고, 이 레지스트 마스크로 덮이지 않은 영역(110)의 다른 부분에 불순물 원소를 도입함으로써, 불순물 영역(126)을 형성한다. 그리고, 레지스트 마스크를 제거하고, 영역(104, 106, 110)과, 영역(108) 위에 형성된 제1 절연막(116)과 부유 게이트 전극(120)을 덮도록 제2 절연막(128)을 형성한다(도 24(A) 참조).
그 다음, 영역(108, 110) 위에 형성된 제2 절연막(128)을 덮도록 레지스트 마스크(130)을 선택적으로 형성하고, 영역(104, 106) 위에 형성된 제2 절연막(128)을 선택적으로 제거한다(도 24(B) 참조).
그 다음, 영역(104, 106)을 덮도록 제3 절연막(132, 134)을 각각 형성한다 (도 24(C) 참조).
그 다음, 영역(104, 106) 위 형성된 제3 절연막(132, 134)과, 영역(108, 110) 위에 형성된 제2 절연막(128)을 덮도록 도전막을 형성한다(도 25(A) 참조). 본 실시예에서는, 도전막으로서 도전막(136)과 도전막(138)을 순차로 적층하여 형성한 예를 나타내고 있다. 물론, 도전막은 단층 구조 또는 3층 이상의 적층 구조로 형성해도 된다.
그 다음, 적층하여 형성된 도전막(136, 138)을 선택적으로 에칭하여 제거함으로써, 영역(104, 106, 108, 110)의 상방에 도전막(136, 138)을 일부 잔존시켜, 각각 게이트 전극(140, 142, 146) 및 제어 게이트 전극(144)을 형성한다(도 25(B) 참조). 또한, 본 실시예에서는, 게이트 전극(140, 142, 146) 및 제어 게이트 전극(144)과 겹치지 않은 영역(104, 106, 108, 110)의 표면의 부분을 노출시킨다.
구체적으로는, 영역(104)에서, 게이트 전극(140)의 하방에 형성된 제3 절연막(132) 중, 게이트 전극(140)과 겹치지 않은 부분을 선택적으로 제거하여, 게이트 전극(140)과 제3 절연막(132)의 단부가 대략 일치하도록 형성한다. 또한, 영역(106)에서는, 게이트 전극(142)의 하방에 형성된 제3 절연막(134) 중, 게이트 전극(142)과 겹치지 않은 부분을 선택적으로 제거하여, 게이트 전극(42)과 제3 절연막(134)의 단부가 대략 일치하도록 형성한다. 또한, 영역(108)에서는, 제어 게이트 전극(144)의 하방에 형성된 제2 절연막(128), 부유 게이트 전극(120), 및 제1 절연막(116) 중, 제어 게이트 전극(144)과 겹치지 않은 부분을 선택적으로 제거하여, 제어 게이트 전극(144)과 제2 절연막(128), 부유 게이트 전극(121), 및 제1 절 연막(116)의 단부가 대략 일치하도록 형성한다. 또한, 영역(110)에서는, 게이트 전극(146)의 하방에 형성된 제2 절연막(128) 중, 게이트 전극(146)과 겹치지 않은 부분을 선택적으로 제거하여, 게이트 전극(146)과 제2 절연막(128)의 단부가 대략 일치하도록 형성한다.
이 경우, 겹치지 않은 부분의 절연막 등을 게이트 전극(140, 142, 146) 및 제어 게이트 전극(144)의 형성과 동시에 제거하여도 좋고, 또는 게이트 전극(140, 142, 146) 및 제어 게이트 전극(144)을 형성한 후, 잔존한 레지스트 마스크 또는 게이트 전극(140, 142, 146) 및 제어 게이트 전극(144)을 마스크로 하여, 겹치지 않은 부분의 절연막 등을 제거해도 좋다.
그 다음, 영역(104)을 덮도록 레지스트 마스크(148)를 선택적으로 형성하고, 이 레지스트 마스크(148)와 게이트 전극(142, 146) 및 제어 게이트 전극(144)을 마스크로 하여 영역(106, 108, 110)에 불순물 원소를 도입함으로써, 불순물 영역을 형성한다(도 25(C) 참조). 이 불순물 원소로서는, n형 도전형을 가지는 불순물 원소 또는 p형 도전형을 가지는 불순물 원소를 사용한다. n형 도전형을 가지는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형 도전형을 가지는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 본 실시예에서는, 불순물 원소로서 인(P)을 사용한다.
도 25(C)에서, 불순물 원소를 도입함으로써, 영역(106)에 소스 및 드레인 영역을 형성하는 불순물 영역(152)과 채널 형성 영역(150)이 형성된다. 또한, 영역(108)에는, 소스 및 드레인 영역을 형성하는 불순물 영역(156)과 채널 형성 영 역(154)이 형성된다. 또한, 영역(110)에는, 소스 및 드레인 영역을 형성하는 고농도 불순물 영역(162)과, LDD 영역을 형성하는 저농도 불순물 영역(164)과, 채널 형성 영역(160)이 형성된다.
그 다음, 영역(106, 108, 110)을 덮도록 레지스트 마스크(166)를 선택적으로 형성하고, 이 레지스트 마스크(166) 및 게이트 전극(140)을 마스크로 하여 영역(104)에 불순물 원소를 도입함으로써, 불순물 영역을 형성한다(도 26(A) 참조). 이 불순물 원소로서는, n형 도전형을 가지는 불순물 원소 또는 p형 도전형을 가지는 불순물 원소를 사용한다. n형 도전형을 가지는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형 도전형을 가지는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 본 실시예에서는, 도 25(C)에서 영역(106, 108, 110)에 도입된 불순물 원소와 다른 도전형을 가지는 불순물 원소(예를 들어, 붕소(B))를 도입한다. 그 결과, 영역(104)에, 소스 및 드레인 영역을 형성하는 불순물 영역(170)과 채널 형성 영역(168)이 형성된다.
또한, 본 실시예에서는, 도 25(C) 및 도 26(A)에서, 게이트 전극(140, 142, 146) 및 제어 게이트 전극(144)과 겹치지 않는 영역(104, 106, 108, 110)의 부분을 노출시킨 채 불순물 원소의 도입을 행하고 있다. 따라서, 영역(104, 106, 108, 110)에 각각 형성되는 채널 형성 영역(150, 154, 160, 168)은 게이트 전극(140, 142, 146) 및 제어 게이트 전극(144)과 자기정합적으로 형성될 수 있다.
그 다음, 노출한 영역(104, 106, 108, 110)과 게이트 전극(140, 142, 146) 및 제어 게이트 전극(144)을 덮도록 절연막(192)을 형성한다(도 26(B) 참조).
이 절연막(192)은 CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y), 또는 질화산화규소(SiNxOy)(x＞y) 등의, 산소 또는 질소를 함유하는 절연막이나 DLC(diamond like carbon) 등을 사용하여 단층 구조 또는 적층 구조로 형성될 수 있다.
그 다음, 제2 절연막(128), 제3 절연막(132, 134), 게이트 전극(140, 142, 146) 및 제어 게이트 전극(144)을 덮도록 절연막(172)을 형성하고, 이 절연막(172) 위에, 영역(104, 106, 108, 110)에 각각 형성된 불순물 영역(152, 156, 162, 170)에 전기적으로 접속하는 도전막(174)을 형성한다(도 26(C) 참조).
이 절연막(172)은 실시예 1에서 설명한 어느 하나의 재료를 사용하여 형성될 수 있다. 예를 들어, 절연막(192)으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y), 또는 질화산화규소(SiNxOy)(x＞y) 등의, 산소 또는 질소를 함유하는 무기 재료를 가지는 절연막을 사용할 수 있고, 절연막(172)은 에폭시, 폴리이미드, 폴리아미드, 폴리비닐 페놀, 벤조시클로부텐, 아크릴 등의 유기 재료로 형성될 수 있다. 물론, 절연막(192)과 절연막(172) 모두를 무기 재료를 가지는 절연막으로 형성해도 좋다.
본 실시예의 불휘발성 반도체 기억장치는, 회로 구성에 따라 트랜지스터의 게이트 절연층의 두께를 다르게 함으로써 저소비전력을 실현할 수 있다. 또한, 불휘발성 반도체 기억장치의 동작의 안정화가 실현될 수 있다. 구체적으로는, 논리부의 트랜지스터에서의 게이트 절연층의 두께를 얇게 함으로써, 스레시홀드 전압의 편차가 저감될 수 있고, 저전압 동작이 행해질 수 있다. 또한, 메모리부의 선택 트랜지스터에서의 게이트 절연층의 두께를 두껍게 함으로써, 불휘발성 메모리 소자의 기입 및 소거 동작에서 논리부에서의 것보다 높은 전압이 인가될 때에도 동작의 안정성이 높아질 수 있다. 불휘발성 메모리 소자에서, 반도체 기판으로부터 부유 게이트 전극으로 전하가 쉽게 주입될 수 있고, 부유 게이트 전극으로부터 전하가 소실되는 것이 방지될 수 있다. 즉, 메모리로서 동작하는 경우, 저전압에서 매우 높은 효율로 기입이 행해질 수 있고, 전하 보유 특성이 향상될 수 있다. 본 실시예에 따르면, 연속되는 공정들에 의해, 상기한 바와 같이 우수한 효과를 가지는 불휘발성 반도체 기억장치가 제조될 수 있다.
또한, 본 실시예는 본 명세서에서 나타내는 실시형태 및 다른 실시예와 조합하여 실시될 수 있다.
[실시예 5]
본 실시예에서는, 상기 실시예들과 다른 불휘발성 반도체 기억장치의 제작방법에 대하여 도면을 참조하여 설명한다. 또한, 도 36(A) 및 도 36(B), 도 38(A) 및 도 38(B), 도 39(A) 및 도 39(B)는 상면도를 나타내고, 도 30(A)∼도 30(C), 도 31(A)∼도 31(C), 도 32(A)∼도 32(C), 도 33(A)∼도 33(C), 도 34(A) 및 도 34(B), 도 35는 도 36(A) 및 도 36(B), 도 38(A) 및 도 38(B), 도 39(A) 및 도 39(B)의 선A-B 똔느 선E-F를 따라 취한 단면도를 나타내고, 도 37(A)∼도 37(C)는 도 36(A) 및 도 36(B), 도 38(A) 및 도 38(B), 도 39(A) 및 도 39(B)의 선C-D를 따라 취한 단면도를 나타내고 있다. 또한, A-B 사이의 부분은 메모리부에 제공되는 트랜지스터와 불휘발성 메모리 소자를 나타내고, C-D 사이의 부분은 메모리부에 제공되는 불휘발성 메모리 소자를 나타내고, E-F 사이의 부분은 논리부에 제공되는 트랜지스터를 나타내고 있다. 또한, 본 실시예에서는, E-F 사이에 나타내는 기판(200)의 영역(212)에 제공되는 트랜지스터를 p채널형으로 하고, 영역(213)에 제공되는 트랜지스터를 n채널형으로 하고, A-B 사이에 나타내는 기판(200)의 영역(214)에 제공되는 트랜지스터를 n채널형으로 하고, 불휘발성 메모리 소자의 캐리어 이동을 전자에 의해 행하는 경우에 대하여 설명하지만, 본 발명의 불휘발성 반도체장치는 이것에 한정되는 것은 아니다.
먼저, 기판(200) 위에 절연막을 형성한다. 본 실시예에서는, 기판(200)에, n형 도전형을 가지는 단결정 규소를 사용하고, 이 기판(200) 위에 절연막(202)과 절연막(204)을 형성한다(도 30(A) 참조). 예를 들어, 기판(200)에 열처리를 행하여 절연막(202)에 산화규소(SiOx)를 형성하고, 이 절연막(202) 위에 CVD법에 의해 질화규소(SiNx)막을 성막한다.
또한, 기판(200)에는, 반도체 기판이라면 특별히 한정되지 않고 사용할 수 있다. 예를 들어, n형 또는 p형의 도전형을 가지는 단결정 규소 기판, 화합물 반도체 기판(예를 들어, GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판, ZnSe 기판 등), 접합법 또는 SIMOX(Separation by IMplanted OXygen)법을 사용하여 제작된 SOI(Silicon on Insulator) 기판 등을 사용할 수 있다.
또한, 절연막(204)은 절연막(202)을 형성한 후에 고밀도 플라즈마 처리에 의 해 이 절연막(202)을 질화함으로써 형성될 수도 있다. 또한, 기판(200) 위에 형성되는 절연막은 단층 구조 또는 3층 이상의 적층 구조로 형성될 수도 있다.
그 다음, 절연막(204) 위에 레지스트 마스크(206)의 패턴을 선택적으로 형성하고, 이 레지스트 마스크(206)를 마스크로 하여 에칭을 선택적으로 행함으로써, 기판(200)에 오목부(208)를 선택적으로 형성한다(도 30(B) 참조). 기판(200) 및 절연막(202, 204)의 에칭은 플라즈마를 사용한 건식 에칭에 의해 행해질 수 있다.
그 다음, 레지스트 마스크(206)의 패턴을 제거한 후, 기판(200)에 형성된 오목부(208)를 채우도록 절연막(210)을 형성한다(도 30(C) 참조).
이 절연막(210)은 CVD법이나 스퍼터링법 등에 의해, 산화규소, 질화규소, 산화질화규소(SiOxNy)(x＞y), 또는 질화산화규소(SiNxOy)(x＞y) 등의 절연 재료를 사용하여 형성된다. 본 실시예에서는, 절연막(210)으로서, 상압 CVD법 또는 감압 CVD법에 의해 TEOS(테트라 에틸 오르토 실리케이트) 가스를 사용하여 산화규소막을 형성한다.
그 다음, 연삭 처리, 연마 처리 또는 CMP(Chemical Mechanical Polishing) 처리를 행하여 기판(200)의 표면을 노출시킨다. 본 실시예에서는, 기판(200)의 표면을 노출시킴으로써, 기판(200)의 오목부(208)에 형성된 절연막(211)들 사이에 영역(212, 213, 214)이 각각 제공된다. 또한, 절연막(211)은 기판(200)의 표면에 형성된 절연막(210)을 연삭 처리, 연마 처리 또는 CMP 처리에 의해 제거함으로써 형성된다. 그 다음, p형 도전형을 가지는 불순물 원소를 선택적으로 도입하여, 기 판(200)의 영역(213, 214)에 p웰(215)을 형성한다(도 31(A), 도 36(A), 도 36(B), 도 37(A) 참조).
p형 도전형을 가지는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 본 실시예에서는, 불순물 원소로서 붕소(B)를 영역(213, 214)에 도입한다.
또한, 본 실시예에서는 반도체 기판(200)으로서 n형 도전형을 가지는 반도체 기판을 사용하고 있기 때문에, 영역(212)에는 불순물 원소의 도입을 행하지 않지만, n형 도전형을 가지는 불순물 원소를 도입하여 영역(212)에 n웰을 형성해도 좋다. n형 도전형을 가지는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다.
한편, p형 도전형을 가지는 반도체 기판을 사용하는 경우에는, 영역(212)에 n형 도전형을 가지는 불순물 원소를 도입하여 n웰을 형성하고, 영역(213, 214)에는 불순물 원소의 도입을 실시하지 않는 구성으로 해도 좋다.
그 다음, 기판(200)에 형성된 영역(212, 213, 214) 위에 제1 절연막(216, 218, 220)을 각각 형성한다. 그리고, 제1 절연막(216, 218, 220)을 덮도록 부유 게이트 전극(게르마늄(Ge)을 주성분으로 하는 막)(222)을 형성한다(도 31(B) 참조).
제1 절연막(216, 218, 220) 각각은 열처리에 의해 기판(200)의 영역(212, 213, 214)의 각 표면을 산화시킴으로써 산화규소막으로 형성될 수 있다. 또는, 열산화법에 의해 산화규소막을 형성한 후에, 질화 처리에 의해 그 산화규소막의 표면 을 질화시킴으로써, 산화규소막과 산소와 질소를 함유하는 막(산화질화규소막)과의 적층 구조로 형성될 수도 있다.
그 밖에도, 상기한 바와 같이, 플라즈마 처리를 사용하여 제1 절연막(216, 218, 220)을 형성해도 된다. 예를 들어, 기판(200)의 영역(212, 213, 214)의 표면에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행함으로써, 제1 절연막(216, 218, 220)으로서 산화규소(SiOx)막 또는 질화규소(SiNx)막이 형성된다. 또한, 고밀도 플라즈마 처리로 영역(212, 213, 214)의 표면에 산화 처리를 행한 후에, 재차 고밀도 플라즈마 처리를 행하여 질화 처리를 행할 수도 있다. 이 경우, 영역(212, 213, 214)의 표면에 산화규소막이 형성되고, 이 산화규소막 상에 산화질화규소막이 형성되어, 제1 절연막(216, 218, 220) 각각이 산화규소막과 산화질화규소막의 적층 막으로 형성된다. 또는, 열산화법에 의해 영역(212, 213, 214)의 표면에 산화규소막을 형성한 후, 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행하여도 된다.
본 실시예에서, 기판(200)의 메모리부에 제공된 영역(214) 위에 형성되는 제1 절연막(220)은, 후에 완성되는 불휘발성 메모리 소자에서 터널 산화막으로서 기능한다. 따라서, 제1 절연막(220)의 막 두께가 얇을수록 터널 전류가 흐르기 쉬워, 메모리로서 고속 동작이 가능하게 된다. 또한, 제1 절연막(220)의 막 두께가 얇을수록, 부유 게이트 전극(222)에 저전압으로 전하를 축적시키는 것이 가능해지므로, 불휘발성 반도체 기억장치의 소비전력이 저감될 수 있다. 그 때문에, 제1 절연막(220)은 막 두께를 얇게 형성하는 것이 바람직하다.
부유 게이트 전극(222)은, 게르마늄(Ge) 또는 규소-게르마늄 합금 등의, 게르마늄을 함유하는 막으로 형성될 수 있다. 본 실시예에서는, 게르마늄 원소를 함유하는 분위기(예를 들어, GeH4)에서 플라즈마 CVD법을 행함으로써, 부유 게이트 전극(222)으로서, 게르마늄을 주성분으로 하는 막으로 형성한다. 이와 같이, 기판(200)으로서 단결정 규소 기판을 사용하고, 이 규소 기판의 어느 영역 위에 터널 산화막으로서 기능하는 제1 절연막을 사이에 두고, 규소보다 에너지 갭이 작은 게르마늄을 함유하는 막을 부유 게이트 전극으로서 형성한 경우, 부유 게이트 전극의 전자에 대하여 절연막에 의해 형성되는 제2 장벽이 규소 기판의 어느 영역의 전자에 대하여 절연막에 의해 형성되는 제1 장벽보다 에너지적으로 높게 된다. 그 결과, 규소 기판의 어느 영역으로부터 부유 게이트 전극으로 전하를 쉽게 주입할 수 있고, 부유 게이트 전극으로부터 전하가 소실하는 것을 방지할 수 있다. 즉, 메모리로서 동작하는 경우에, 저전압으로 고효율의 기입을 행할 수 있고, 또한 전하 보유 특성을 향상시킬 수 있다. 또한, 기판(200)의 메모리부에 제공된 영역(214)의 상방에 형성되는 부유 게이트 전극(222)은, 후에 완성되는 불휘발성 메모리 소자에서 플로팅 게이트로서 기능한다.
그 다음, 부유 게이트 전극(222) 위에 레지스트 마스크(223)를 형성하고, 이 레지스트 마스크(223)를 마스크로 하여 부유 게이트 전극(222)과 제1 절연막(216, 218, 220)을 선택적으로 제거한다. 본 실시예에서는, 기판(200)의 영역(214)의 일 부를 덮도록 레지스트 마스크(223)를 형성하고, 이 레지스트 마스크(223)로 덮이지 않은 부유 게이트 전극(222) 및 제1 절연막(216, 218, 220)의 부분을 제거함으로써, 제1 절연막(220)과 부유 게이트 전극(222)의 일부를 잔존시켜, 제1 절연막(224)과 부유 게이트 전극(226)으로 한다(도 31(C) 참조). 구체적으로는, 영역(214) 중, 후에 불휘발성 메모리 소자를 형성하는 영역에 제공된 제1 절연막(220)과 부유 게이트 전극(222)을 잔존시킨다. 또한, 기판(200)의 영역(212, 213)의 표면과 영역(214)의 일부의 표면이 노출된다.
그 다음, 기판(200)의 영역(212, 213, 214)과 부유 게이트 전극(222)을 덮도록 제2 절연막(228)을 형성한다(도 32(A) 참조).
제2 절연막(228)은 CVD법이나 스퍼터링법 등에 의해, 산화규소, 질화규소, 산화질화규소(SiOxNy)(x＞y), 또는 질화산화규소(SiNxOy)(x＞y) 등의 절연 재료를 사용하여 단층 또는 적층으로 형성된다. 예를 들어, 제2 절연막(228)을 단층으로 형성하는 경우에는, CVD법에 의해 산화질화규소막 또는 질화산화규소막을 5∼50 nm까지의 막 두께로 형성한다. 또한, 제2 절연막(228)을 3층 구조로 형성하는 경우에는, 제1 층의 절연막으로서 산화질화규소막을 형성하고, 제2 층의 절연막으로서 질화규소막을 형성하고, 제3 층의 절연막으로서 산화질화규소막을 형성한다.
또한, 기판(200)의 영역(214)의 부유 게이트 전극(222) 위에 형성된 제2 절연막(228)은, 후에 완성되는 불휘발성 메모리 소자에서 제어 절연막으로서 기능하고, 노출된 영역(214) 위에 형성된 제2 절연막(228)은, 후에 완성되는 트랜지스터 에서 게이트 절연막으로서 기능한다.
그 다음, 기판(200)의 영역(214) 위에 형성된 제2 절연막(228)을 덮도록 레지스트 마스크(230)를 선택적으로 형성하고, 기판(200)의 영역(212, 213) 위에 형성된 제2 절연막(228)을 선택적으로 제거한다(도 32(B) 참조).
그 다음, 기판(200)의 영역(212, 213)의 표면 상에 제3 절연막(232, 234)을 각각 형성한다(도 32(C) 참조).
제3 절연막(232, 234)은 상기한 제1 절연막(216, 218, 220)의 형성 방법에서 설명한 어느 하나의 방법을 사용하여 형성된다. 예를 들어, 열처리에 의해 기판(200)의 영역(212, 213)의 각 표면을 산화시킴으로써 산화규소막으로 제3 절연막(232, 234) 각각을 형성할 수 있다. 또는, 열산화법에 의해 산화규소막을 형성한 후에, 질화 처리에 의해 그 산화규소막의 표면을 질화시켜, 산화규소막과 산소와 질소를 함유하는 막(산질화규소막)과의 적층 구조로 제3 절연막(232, 234) 각각을 형성할 수도 있다.
그 밖에도, 상기한 바와 같이, 플라즈마 처리를 사용하여 제3 절연막(232, 234)을 형성해도 된다. 예를 들어, 기판(200)에의 영역(212, 213)의 표면에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행함으로써, 제3 절연막(232, 234)으로서 산화규소(SiOx)막 또는 질화규소(SiNx)막을 형성할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 영역(212, 213)의 표면에 산화 처리를 행한 후에, 재차 고밀도 플라즈마 처리를 행하여 질화 처리를 해도 된다. 이 경우, 영 역(212, 213)의 표면에 산화규소막이 형성되고, 이 산화규소막 상에 산화질화규소막이 형성되어, 제3 절연막(232, 234) 각각이 산화규소막과 산화질화규소막의 적층 막으로 형성된다. 또는, 열산화법에 의해 영역(212, 213)의 표면에 산화규소막을 형성한 후에, 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행하여 된다.
또한, 제3 절연막(232, 234)을 열산화법이나 고밀도 플라즈마 처리로 형성하는데 있어서, 기판(200)의 영역(214)의 상방에 형성된 제2 절연막(228) 상에도 산화막 또는 산화질화막이 형성되는 경우가 있다. 또한, 기판(200)의 영역(212, 213) 위에 형성된 제3 절연막(232, 234)은, 후에 완성되는 트랜지스터의 게이트 절연막으로서 기능한다.
그 다음, 기판(200)에 형성된 영역(212, 213)의 상방에 형성된 제3 절연막(232, 234)과, 영역(214)의 상방에 형성된 제2 절연막(128)을 덮도록 도전막을 형성한다(도 33(A) 참조). 본 실시예에서는, 도전막으로서 도전막(236)과 도전막(238)을 순차로 적층하여 형성한 예를 나타내고 있다. 물론, 도전막은 단층 구조 또는 3층 이상의 적층 구조로 형성해도 된다.
도전막(236, 238)은, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등에서 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성될 수 있다. 또한, 이들 원소를 질화한 금속 질화물막으로 형성할 수도 있다. 그 밖에도, 인 등의 불순물 원소를 첨가한 다결정 규소로 대표되는 반도체 재료를 사용할 수도 있다.
본 실시예에서는, 질화 탄탈로 도전막(236)을 형성하고, 그 위에 텅스텐으로 도전막(238)을 형성하여 적층 구조로 형성한다. 또는, 그 밖에도, 도전막(236)으로서, 질화 탄탈, 질화 텅스텐, 질화 몰리브덴 또는 질화 티탄의 단층 막 또는 적층 막을 사용하고, 도전막(238)으로서, 텅스텐, 탄탈, 몰리브덴, 또는 티탄의 단층 막 또는 적층 막을 사용할 수 있다.
그 다음, 적층하여 형성된 도전막(236, 238)을 선택적으로 에칭하여 제거함으로써, 기판(200)의 영역(212, 213, 214)의 상방에 도전막(236, 238)을 일부 잔존시켜, 각각 게이트 전극으로서 기능하는 도전막(240, 242, 244, 246)을 형성한다(도 33(B) 및 도 37(B) 참조). 또한, 본 실시예에서는, 기판(200)에서 도전막(240, 242, 244, 246)과 겹치지 않는 영역(212, 213, 214)의 부분의 표면이 노출하도록 한다. 또한, 제어 게이트 전극(244)은, 후에 완성되는 불휘발성 메모리 소자에서 제어 게이트로서 기능한다.
구체적으로는, 기판(200)의 영역(212)에서, 도전막(240)의 하방에 형성된 제3 절연막(232) 중, 이 도전막(240)과 겹치지 않는 부분을 선택적으로 제거하여, 도전막(240)과 제3 절연막(232)의 단부가 대략 일치하도록 형성한다. 또한, 기판(200)의 영역(213)에서는, 도전막(242)의 하방에 형성된 제3 절연막(234) 중, 이 도전막(242)과 겹치지 않는 부분을 선택적으로 제거하여, 도전막(242)과 제3 절연막(234)의 단부가 대략 일치하도록 형성한다. 또한, 기판(200)의 영역(214)에서는, 도전막(244)의 하방에 형성된 제2 절연막(228) 중, 이 도전막(244)과 겹치지 않는 부분을 선택적으로 제거하여, 도전막(244)과 제2 절연막(228)의 단부가 대략 일치하도록 형성한다. 또한, 기판(200)의 영역(214)에서도, 도전막(246)의 하방에 형성된 제2 절연막(228), 부유 게이트 전극(226), 제1 절연막(224) 중, 이 도전막(246)과 겹치지 않는 부분을 선택적으로 제거하여, 도전막(246)과 제2 절연막(228), 부유 게이트 전극(226) 및 제1 절연막(224)의 단부가 대략 일치하도록 형성한다.
이 경우, 겹치지 않는 부분의 절연막 등을 도전막(240, 242, 244, 246)의 형성과 동시에 제거하여도 좋고, 또는 도전막(240, 242, 244, 246)을 형성한 후에, 잔존한 레지스트 마스크 또는 이 도전막(240, 242, 244, 246)을 마스크로 하여, 상기 겹치지 않는 부분의 절연막 등을 제거해도 좋다.
그 다음, 기판(200)의 영역(212, 213, 214)에 불순물 원소를 선택적으로 도입한다(도 33(C) 참조). 본 실시예에서는, 도전막(242, 244, 246)을 마스크로 하여 영역(213, 214)에 n형 도전형을 가지는 불순물 원소를 저농도로 선택적으로 도입하고, 영역(212)에는 도전막(240)을 마스크로 하여 p형 도전형을 가지는 불순물 원소를 저농도로 선택적으로 도입한다. n형 도전형을 가지는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형 도전형을 가지는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다.
그 다음, 도전막(240, 242, 244, 246)의 측면에 접하는 절연막(사이드월(sidewall)이라고도 함)(254)을 형성한다. 구체적으로는, 플라즈마 CVD법이나 스퍼터링법 등에 의해, 규소, 규소의 산화물, 또는 규소의 질화물 등의 무기 재료를 함유하는 층이나, 유기 수지 등의 유기 재료를 함유하는 층의 단층 또는 적층을 형성한다. 그리고, 이 절연막을 수직 방향을 주체로 하는 이방성 에칭에 의해 선택적으로 에칭하여, 도전막(240, 242, 244, 246)의 측면에 접하도록 형성할 수 있다. 또한, 절연막(254)은, LDD(Lightly Doped drain) 영역을 형성할 때의 도핑을 위한 마스크로서 사용된다. 또한, 본 실시에에서, 절연막(254)은 도전막(240, 242, 244, 246)의 하방에 형성된 절연막이나 부유 게이트 전극의 측면에도 접하도록 형성된다.
그 다음, 이 절연막(254)과 도전막(240, 242, 244, 246)을 마스크로 하여 기판(200)의 영역(212, 213, 214)에 불순물 원소를 도입함으로써, 소스 및 드레인 영역으로서 기능하는 불순물 영역을 형성한다(도 34(A), 도 38(A), 도 38(B) 참조). 본 실시예에서는, 절연막(254)과 도전막(242, 244, 246)을 마스크로 하여 기판(200)의 영역(213, 214)에 n형 도전형을 가지는 불순물 원소를 고농도로 도입하고, 영역(212)에는 절연막(254)과 도전막(240)을 마스크로 하여 p형 도전형을 가지는 불순물 원소를 고농도로 도입한다.
그 결과, 기판(200)의 영역(212)에는, 소스 및 드레인 영역을 형성하는 불순물 영역(258)과, LDD 영역을 형성하는 저농도 불순물 영역(260)과, 채널 형성 영역(256)이 형성된다. 또한, 기판(200)의 영역(213)에는, 소스 및 드레인 영역을 형성하는 불순물 영역(264)과, LDD 영역을 형성하는 저농도 불순물 영역(266)과, 채널 형성 영역(262)이 형성된다. 또한, 기판(200)의 영역(214)에는, 소스 및 드레인 영역을 형성하는 불순물 영역(270)과, LDD 영역을 형성하는 저농도 불순물 영역(272, 276)과, 채널 형성 영역(268, 274)이 형성된다.
또한, 본 실시예에서는, 도전막(240, 242, 244, 246)과 겹치지 않는 영역(212, 213, 214)의 부분을 노출시킨 상태로 불순물 원소의 도입을 행하고 있다. 따라서, 기판(200)의 영역(212, 213, 214)에 각각 형성되는 채널 형성 영역(256, 262, 268, 274)은 도전막(240, 242, 244, 246)과 자기정합적으로 형성될 수 있다.
그 다음, 기판(200)의 영역(212, 213, 214) 위에 제공된 절연막이나 도전막 등을 덮도록 절연막(277)을 형성하고, 이 절연막(277)에 개구부(278)를 형성한다(도 34(B) 참조).
절연막(277)은 CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y), 또는 질화산화규소(SiNxOy)(x＞y) 등의, 산소 또는 질소를 함유하는 절연막이나 DLC(diamond like carbon) 등의 탄소 함유 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐 페놀, 벤조시클로부텐, 아크릴 등의 유기 재료, 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 구조 또는 적층 구조로 형성될 수 있다. 또한, 실록산 재료는 Si-O-Si 결합을 가지는 재료이다. 실록산은 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 포함하는 유기기와 플루오로기를 사용해도 된다.
그 다음, CVD법에 의해 개구부(278)에 도전막(280)을 형성하고, 이 도전막(280)에 전기적으로 접속하도록 절연막(277) 위에 도전막(282a∼282d)을 선택적 으로 형성한다(도 35(A), 도 39(A), 도 39(B), 도 37(C) 참조).
도전막(280, 282a∼282d) 각각은, CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오듐(Nd), 탄소(C), 규소(Si)에서 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 단층 또는 적층으로 형성된다. 알루미늄을 주성분으로 하는 합금 재료는, 예를 들면, 알루미늄을 주성분으로 하고 니켈을 포함하는 재료, 또는, 알루미늄을 주성분으로 하고 니켈과, 탄소와 규소 중의 어느 하나 또는 모두를 포함하는 합금 재료에 상당한다. 도전막(280, 282a∼282d) 각각은, 예를 들어, 배리어 막과 알루미늄-규소(Al-Si)막과 배리어 막의 적층 구조, 배리어 막과 알루미늄-규소(Al-Si)막과 질화티탄(TiN)막과 배리어 막의 적층 구조를 채용하는 것이 바람직하다. 또한, 배리어 막은 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 된 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고, 저렴하기 때문에, 도전막(280, 282a∼282d)을 형성하는 재료로서 최적이다. 또한, 상층과 하층으로서 배리어층을 제공함으로써, 알루미늄이나 알루미늄-규소의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 된 배리어막을 형성함으로써, 결정성 반도체막 상에 형성될 수도 있는 얇은 자연 산화막을 환원하여, 결정성 반도체막과 양호한 콘택트를 취할 수 있다. 본 실시예에서는, 도전막(280, 282a∼282d) 각각이 CVD법을 사용한 텅스텐(W)의 선택적 성장에 의해 형성될 수 있다.
이상의 공정에 의해, 기판(200)의 영역(212)에 형성된 p채널형 트랜지스터 와, 영역(213)에 형성된 n채널형 트랜지스터와, 영역(214)에 형성된 n채널형 트랜지스터 및 불휘발성 메모리 소자를 구비하는 불휘발성 반도체 기억장치가 얻어질 수 있다.
본 실시예의 불휘발성 반도체 기억장치는, 회로 구성에 따라 트랜지스터의 게이트 절연층의 두께를 다르게 함으로써 저소비전력을 실현할 수 있다. 또한, 불휘발성 반도체 기억장치의 동작의 안정화가 실현될 수 있다. 구체적으로는, 논리부의 트랜지스터에서의 게이트 절연층의 두께를 얇게 함으로써, 스레시홀드 전압의 편차가 저감될 수 있고, 저전압 동작이 행해질 수 있다. 또한, 메모리부의 선택 트랜지스터에서의 게이트 절연층의 두께를 두껍게 함으로써, 불휘발성 메모리 소자의 기입 및 소거 동작에서 논리부에서의 것보다 높은 전압이 인가될 때에도 동작의 안정성이 높아질 수 있다. 불휘발성 메모리 소자에서, 반도체 기판으로부터 부유 게이트 전극으로 전하가 쉽게 주입될 수 있고, 부유 게이트 전극으로부터 전하가 소실되는 것이 방지될 수 있다. 즉, 메모리로서 동작하는 경우, 저전압에서 매우 높은 효율로 기입이 행해질 수 있고, 전하 보유 특성이 향상될 수 있다. 본 실시예에 따르면, 연속되는 공정들에 의해, 상기한 바와 같이 우수한 효과를 가지는 불휘발성 반도체 기억장치가 제조될 수 있다.
또한, 본 실시예는 본 명세서에서 나타내는 실시형태 및 다른 실시예와 조합하여 실시될 수 있다.
[실시예 6]
본 실시예에서는, 상기한 본 발명의 불휘발성 반도체 기억장치를 구비하고 비접촉으로 데이터의 입출력이 가능한 반도체장치의 적용예에 대하여 도면을 참조하여 이하에 설명한다. 비접촉으로 데이터의 입출력이 가능한 반도체장치는 사용 형태에 따라서는 RFID 태그(tag), ID 태그, IC 태그, IC 칩, RF 태그, 무선 태그, 전자 태그 또는 무선 칩이라고도 불린다.
반도체장치(800)는 비접촉으로 데이터를 교신하는 기능을 가지고, 고주파 회로(810), 전원 회로(820), 리셋 회로(830), 클록 발생 회로(840), 데이터 복조 회로(850), 데이터 변조 회로(860), 다른 회로들의 제어를 행하는 제어 회로(870), 기억 회로(880), 및 안테나(890)를 포함하고 있다(도 40(A)). 고주파 회로(810)는 안테나(890)로부터 신호를 수신하고, 데이터 변조 회로(860)로부터 수신한 신호를 안테나(890)로 출력하는 회로이고, 전원 회로(820)는 수신 신호로부터 전원 전위를 생성하는 회로이고, 리셋 회로(830)는 리셋 신호를 생성하는 회로이고, 클록 발생 회로(840)는 안테나(890)로부터 입력된 수신 신호에 의거하여 각종 클록 신호를 생성하는 회로이고, 데이터 복조 회로(850)는 수신 신호를 복조하여 제어 회로(870)에 출력하는 회로이고, 데이터 변조 회로(860)는 제어 회로(870)로부터 수신한 신호를 변조하는 회로이다. 또한, 제어 회로(870)로서는, 예를 들어, 코드 추출 회로(910), 코드 판정 회로(920), CRC 판정 회로(930), 및 출력 유닛 회로(940)가 제공되어 있다. 또한, 코드 추출 회로(910)는 제어 회로(870)에 보내진 명령에 포함되는 다수의 코드를 각각 추출하는 회로이고, 코드 판정 회로(920)는 추출된 코드를 기준에 상당하는 코드와 비교하여 명령의 내용을 판정하는 회로이고, CRC 판정 회로(930)는 판정된 코드에 의거하여 송신 에러 등의 유무를 검출하는 회로이다.
다음에, 상기한 반도체장치의 동작의 일 예에 대하여 설명한다. 먼저, 안테나(890)에 의해 무선 신호가 수신된다. 무선 신호는 고주파 회로(810)를 통하여 전원 회로(820)에 보내지고, 높은 전원 전위(이하, VDD라고 표기함)가 생성된다. VDD는 반도체장치(800)에 포함된 각 회로에 공급된다. 또한, 고주파 회로(810)를 통하여 데이터 복조 회로(850)에 보내진 신호는 복조된다(이하, 복조 신호라 함). 또한, 고주파 회로(810)를 통하여 리셋 회로(830) 및 클록 발생 회로(840)를 통한 신호 및 복조 신호는 제어 회로(870)에 보내진다. 제어 회로(870)에 보내진 신호는, 코드 추출 회로(910), 코드 판정 회로(920) 및 CRC 판정 회로(930) 등에 의해 해석된다. 그리고, 해석된 신호에 따라, 기억 회로(880) 내에 기억되어 있는 반도체장치의 정보가 출력된다. 출력된 반도체장치의 정보는 출력 유닛 회로(940)를 통하여 부호화된다. 또한, 부호화된 반도체장치(800)의 정보는 데이터 변조 회로(860)를 통하여 안테나(890)에 의해 무선 신호에 실어 송신된다. 또한, 낮은 전원 전위(이하, VSS라 표기함)는 반도체장치(800)에 포함된 다수의 회로에서 공통이고, VSS는 GND로 할 수 있다. 또한, 본 발명의 불휘발성 반도체 기억장치는 기억 회로(880)에 적용될 수 있다. 본 발명의 불휘발성 반도체 기억장치에서는 구동 전압을 낮게 할 수 있기 때문에, 비접촉으로 데이터를 교신할 수 있는 거리를 늘일 수 있게 된다.
이와 같이, 리더/라이터(reader/writer)로부터 반도체장치(800)에 신호를 보내고, 이 반도체장치(800)로부터 보내온 신호를 리더/라이터에 의해 수신함으로써, 반도체장치의 데이터를 읽어내는 것이 가능해진다.
또한, 반도체장치(800)는 각 회로에의 전원 전압의 공급을 전원(배터리)을 탑재하지 않고 전자파에 의해 행하는 타입이어도 좋고, 또는 전원(배터리)을 탑재하고 전자파와 전원(배터리)에 의해 각 회로에 전원 전압을 공급하는 타입이어도 좋다.
다음에, 비접촉으로 데이터의 입출력이 가능한 반도체장치의 사용 형태의 일 예에 대하여 설명한다. 표시부(3210)를 포함하는 휴대형 단말기의 측면에는 리더/라이터(3200)가 제공되고, 제품(3220)의 측면에는 반도체장치(3230)가 제공된다(도 40(B)). 제품(3220)에 포함된 반도체장치(3230) 위에 리더/라이터(3200)를 보유시키면, 표시부(3210)에 제품의 원재료나 원산지, 각 생산 공정의 검사 결과나 유통 과정의 이력 등, 상품의 설명 등의 상품에 관한 정보가 표시된다. 또한, 상품(3260)을 컨베이어 벨트에 의해 반송할 때, 리더/라이터(3240)와 상품(3260)에 제공된 반도체장치(3250)를 사용하여, 그 상품(3260)의 검품을 실시할 수 있다(도 40(C)). 이와 같이, 시스템에 반도체장치를 활용함으로써, 정보의 취득을 간단하게 실시할 수가 있어 고기능화와 고부가가치화를 실현할 수 있다.
또한, 본 발명의 불휘발성 반도체 기억장치는, 메모리를 구비한 모든 분야의 전자장치에 사용될 수 있다. 본 발명의 불휘발성 반도체 기억장치를 적용한 전자장치로서는, 예를 들어, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 내비게이션 시스템, 음향 재생장치(카 오디오, 오디오 컴포넌트 등), 컴퓨터, 게임기, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생장치(구체적으로는 DVD(digital versatile disc) 등의 기록 매체를 재생하고, 그 재생된 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 이들 전자장치의 구체예를 도 41(A)∼도 41(E)에 나타낸다.
도 41(A) 및 도 41(B)는 디지털 카메라를 나타내고 있다. 도 41(B)는 도 41(A)에 나타낸 디지털 카메라의 후면측을 나타내는 도면이다. 이 디지털 카메라는 케이싱(2111), 표시부(2112), 렌즈(2113), 조작 키(2114), 셔터(2115) 등을 포함하고 있다. 또한, 이 디지털 카메라는 제거 가능한 불휘발성의 메모리(2116)를 구비하고 있고, 이 디지털 카메라로 촬영한 데이터를 그 불휘발성 메모리(2116)에 기억시켜 두는 구성으로 되어 있다. 본 발명을 사용하여 형성된 불휘발성 반도체 기억장치는 이 불휘발성 메모리(1225)에 적용될 수 있다.
도 41(C)는 휴대형 단말기의 하나의 대표예인 휴대 전화기를 나타내고 있다. 이 휴대 전화기는 케이싱(2121), 표시부(2122), 조작 키(2123) 등을 포함하고 있다. 또한, 이 휴대 전화기는 제거 가능한 불휘발성 메모리(2125)를 구비하고 있고, 이 휴대 전화기의 전화번호 등의 데이터, 영상, 음악 데이터 등을 이 불휘발성 메모리(2125)에 기억시키고 재생할 수 있다. 본 발명을 사용하여 형성된 불휘발성 반도체 기억장치는 이 불휘발성 메모리(2125)에 적용될 수 있다.
도 41(D)는 오디오 장치의 하나의 대표예인 디지털 플레이어를 나타내고 있다. 도 41(D)에 나타내는 디지털 플레이어는 본체(2130), 표시부(2131), 메모리부(2132), 조작부(2133), 이어폰(2134) 등을 포함하고 있다. 또한, 이어폰(2134) 대신에 헤드폰이나 무선식 이어폰을 사용할 수도 있다. 메모리부(2132)에는, 본 발명을 사용하여 형성된 불휘발성 반도체 기억장치를 사용할 수 있다. 예를 들어, 기억 용량이 20∼200 GB인 NAND형 불휘발성 메모리를 사용하고 조작부(2133)를 조작함으로써, 영상이나 음성(음악)을 기억 및 재생할 수 있다. 또한, 표시부(2131)에서 흑색 배경에 백색 문자를 표시함으로써 소비전력을 저감할 수 있다. 이것은 휴대형 오디오 장치에서 특히 유효하다. 또한, 메모리부(2132)에 제공된 불휘발성 반도체 기억장치는 제거 가능한 구성으로 해도 된다.
도 41(E)는 전자 책(전자 페이퍼라고도 함)을 나타내고 있다. 이 전자 책은 본체(2141), 표시부(2142), 조작 키(2143), 메모리부(2144)를 포함하고 있다. 또한, 모뎀이 본체(2141)에 내장되어 있어도 좋고, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 메모리부(2144)에는, 본 발명을 사용하여 형성된 불휘발성 반도체 기억장치를 사용할 수 있다. 예를 들어, 기억 용량이 20∼200 GB인 NAND형 불휘발성 메모리를 사용하고 조작 키(2143)를 조작함으로써, 영상이나 음성(음악)을 기억 및 재생할 수 있다. 또한, 메모리부(2144)에 제공된 불휘발성 반도체 기억장치는 제거 가능한 구성으로 해도 된다.
이상과 같이, 본 발명의 불휘발성 반도체 기억장치의 적용 범위는 매우 넓고, 메모리를 가지는 것이라면 모든 분야의 전자장치에 사용될 수 있다.
반도체 기판 위에, 터널 절연층으로서 기능하는 제1 절연층을 사이에 두고 부유 게이트를 형성하는 경우, 적어도 게르마늄을 함유하는 반도체 재료로 부유 게이트를 형성함으로써, 반도체 기판의 채널 형성 영역으로부터 부유 게이트로 전하 를 주입하기 쉽게 되고, 부유 게이트의 전하 보유 특성이 향상될 수 있다.
또한, 규소의 것과 특성이 동등한 재료로 부유 게이트를 형성함으로써, 생산성의 저하 없이 특성이 뛰어난 불휘발성 반도체 기억장치를 제조할 수 있다. 게르마늄은 규소와 같은 원소 주기율표의 14족의 재료이고, 반도체이며, 제조 설비에 부담을 주지 않고, 박막의 미세가공을 가능하게 한다.

Claims (36)

  1. 채널 형성 영역을 사이에 두고 한 쌍의 불순물 영역이 형성되어 있는 반도체 기판과;
    상기 반도체 기판의 상기 채널 형성 영역과 겹쳐 있는 제1 절연층, 부유 게이트, 제2 절연층, 및 제어 게이트를 포함하고;
    상기 부유 게이트는 반도체 재료를 포함하고, 상기 반도체 재료의 밴드 갭이 상기 반도체 기판의 상기 채널 형성 영역의 밴드 갭보다 작고,
    상기 제2 절연층은 상기 부유 게이트의 표면 상에서 상기 부유 게이트의 상기 표면과 접촉하는 질화규소층; 및 상기 질화규소층 상의 산화규소층을 포함하고,
    상기 제어 게이트는 금속 질화물층과 금속층의 적층 구조를 포함하는, 불휘발성 반도체 기억장치.
  2. 채널 형성 영역을 사이에 두고 한 쌍의 불순물 영역이 형성되어 있는 반도체 기판과;
    상기 반도체 기판의 상기 채널 형성 영역과 겹쳐진 제1 절연층, 부유 게이트, 제2 절연층, 및 제어 게이트를 포함하고;
    상기 부유 게이트가 규소보다 큰 전자 친화력을 가지고,
    상기 제2 절연층은 상기 부유 게이트의 표면 상에서 상기 부유 게이트의 상기 표면과 접촉하는 질화규소층; 및 상기 질화규소층 상의 산화규소층을 포함하고,
    상기 제어 게이트는 금속 질화물층과 금속층의 적층 구조를 포함하는, 불휘발성 반도체 기억장치.
  3. 채널 형성 영역을 사이에 두고 한 쌍의 불순물 영역이 형성되어 있는 반도체 기판과;
    상기 반도체 기판의 상기 채널 형성 영역과 겹쳐진 제1 절연층, 부유 게이트, 제2 절연층, 및 제어 게이트를 포함하고;
    상기 제1 절연층으로부터 형성되는, 상기 부유 게이트의 전자에 대한 장벽 에너지가, 상기 제1 절연층으로부터 형성되는, 상기 반도체 기판의 상기 채널 형성 영역의 전자에 대한 장벽 에너지보다 높고,
    상기 제2 절연층은 상기 부유 게이트의 표면 상에서 상기 부유 게이트의 상기 표면과 접촉하는 질화규소층; 및 상기 질화규소층 상의 산화규소층을 포함하고,
    상기 제어 게이트는 금속 질화물층과 금속층의 적층 구조를 포함하는, 불휘발성 반도체 기억장치.
  4. 채널 형성 영역을 사이에 두고 한 쌍의 불순물 영역이 형성되어 있는 반도체 기판과;
    상기 반도체 기판의 상기 채널 형성 영역과 겹쳐 있는 제1 절연층, 부유 게이트, 제2 절연층, 및 제어 게이트를 포함하고;
    상기 부유 게이트가 게르마늄 또는 게르마늄 화합물을 포함한 층이고,
    상기 제2 절연층은 상기 부유 게이트의 표면 상에서 상기 부유 게이트의 상기 표면과 접촉하는 질화규소층; 및 상기 질화규소층 상의 산화규소층을 포함하고,
    상기 제어 게이트는 금속 질화물층과 금속층의 적층 구조를 포함하는, 불휘발성 반도체 기억장치.
  5. 채널 형성 영역을 사이에 두고 한 쌍의 불순물 영역이 형성되어 있는 반도체 기판과;
    상기 반도체 기판의 상기 채널 형성 영역과 겹쳐 있는 제1 절연층, 부유 게이트, 제2 절연층, 및 제어 게이트를 포함하고;
    상기 부유 게이트가 1 nm 이상 20 nm 이하의 두께를 가진 게르마늄 또는 게르마늄 화합물을 포함하는 층이고,
    상기 제2 절연층은 상기 부유 게이트의 표면 상에서 상기 부유 게이트의 상기 표면과 접촉하는 질화규소층; 및 상기 질화규소층 상의 산화규소층을 포함하고,
    상기 제어 게이트는 금속 질화물층과 금속층의 적층 구조를 포함하는, 불휘발성 반도체 기억장치.
  6. 채널 형성 영역을 사이에 두고 한 쌍의 불순물 영역이 형성되어 있는 반도체 기판과;
    상기 반도체 기판의 상기 채널 형성 영역과 겹쳐 있는 제1 절연층, 부유 게이트, 제2 절연층, 및 제어 게이트를 포함하고;
    상기 제1 절연층이, 상기 반도체 기판 상의 산화규소를 포함하는 제1 층과 상기 제1 층 상의 질화규소를 포함하는 제2층을 포함하고,
    상기 제2 절연층은 상기 부유 게이트의 표면 상의 질화규소를 포함하는 제3 층과 상기 제3 층 상의 산화규소를 포함하는 제4 층을 포함하고,
    반도체 재료의 밴드 갭이 상기 반도체 기판의 상기 채널 형성 영역의 밴드 갭보다 작고,
    상기 제어 게이트는 금속 질화물층과 금속층의 적층 구조를 포함하는, 불휘발성 반도체 기억장치.
  7. 채널 형성 영역을 사이에 두고 한 쌍의 불순물 영역이 형성되어 있는 반도체 기판과;
    상기 반도체 기판의 상기 채널 형성 영역과 겹쳐 있는 제1 절연층, 부유 게이트, 제2 절연층, 및 제어 게이트를 포함하고;
    상기 제1 절연층이, 상기 반도체 기판 상의 산화규소를 포함하는 제1 층과 상기 제1 층 상의 질화규소를 포함하는 제2층을 포함하고,
    상기 제2 절연층은 상기 부유 게이트의 표면 상의 질화규소를 포함하는 제3 층과 상기 제3 층 상의 산화규소를 포함하는 제4 층을 포함하고,
    상기 부유 게이트는 규소보다 높은 전자 친화력을 가지고,
    상기 제어 게이트는 금속 질화물층과 금속층의 적층 구조를 포함하는, 불휘발성 반도체 기억장치.
  8. 채널 형성 영역을 사이에 두고 한 쌍의 불순물 영역이 형성되어 있는 반도체 기판과;
    상기 반도체 기판의 상기 채널 형성 영역과 겹쳐 있는 제1 절연층, 부유 게이트, 제2 절연층, 및 제어 게이트를 포함하고;
    상기 제1 절연층이, 상기 반도체 기판 상의 산화규소를 포함하는 제1 층과 상기 제1 층 상의 질화규소를 포함하는 제2층을 포함하고,
    상기 제2 절연층은 상기 부유 게이트의 표면 상의 질화규소를 포함하는 제3 층과 상기 제3 층 상의 산화규소를 포함하는 제4 층을 포함하고,
    상기 제1 층으로부터 형성되는, 상기 부유 게이트의 전자에 대한 장벽 에너지가, 상기 제1 층으로부터 형성되는, 상기 반도체 기판의 상기 채널 형성 영역의 전자에 대한 장벽 에너지보다 높고,
    상기 제어 게이트는 금속 질화물층과 금속층의 적층 구조를 포함하는, 불휘발성 반도체 기억장치.
  9. 채널 형성 영역을 사이에 두고 한 쌍의 불순물 영역이 형성되어 있는 반도체 기판과;
    상기 반도체 기판의 상기 채널 형성 영역과 겹쳐 있는 제1 절연층, 부유 게이트, 제2 절연층, 및 제어 게이트를 포함하고;
    상기 제1 절연층이, 상기 반도체 기판 상의 산화규소를 포함하는 제1 층과 상기 제1 층 상의 질화규소를 포함하는 제2층을 포함하고,
    상기 제2 절연층은 상기 부유 게이트의 표면 상의 질화규소를 포함하는 제3 층과 상기 제3 층 상의 산화규소를 포함하는 제4 층을 포함하고,
    상기 부유 게이트가 게르마늄 또는 게르마늄 화합물을 포함한 층이고,
    상기 제어 게이트는 금속 질화물층과 금속층의 적층 구조를 포함하는, 불휘발성 반도체 기억장치.
  10. 채널 형성 영역을 사이에 두고 한 쌍의 불순물 영역이 형성되어 있는 반도체 기판과;
    상기 반도체 기판의 상기 채널 형성 영역과 겹쳐 있는 제1 절연층, 부유 게이트, 제2 절연층, 및 제어 게이트를 포함하고;
    상기 제1 절연층이, 상기 반도체 기판 상의 산화규소를 포함하는 제1 층과 상기 제1 층 상의 질화규소를 포함하는 제2층을 포함하고,
    상기 제2 절연층은 상기 부유 게이트의 표면 상의 질화규소를 포함하는 제3 층과 상기 제3 층 상의 산화규소를 포함하는 제4 층을 포함하고,
    상기 부유 게이트가 1 nm 이상 20 nm 이하의 두께를 가진 게르마늄 또는 게르마늄 화합물을 포함하는 층이고,
    상기 제어 게이트는 금속 질화물층과 금속층의 적층 구조를 포함하는, 불휘발성 반도체 기억장치.
  11. 제 1 항 또는 제 6 항에 있어서,
    상기 반도체 기판의 상기 채널 형성 영역의 밴드 갭과 상기 부유 게이트를 형성하는 상기 반도체 재료의 밴드 갭 사이에 0.1 eV 이상의 차이가 있는, 불휘발성 반도체 기억장치.
  12. 제 1 항 내지 제 3 항, 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 부유 게이트는 1 nm 이상 20 nm 이하의 두께를 가진 게르마늄 또는 게르마늄 화합물을 포함하는 층인, 불휘발성 반도체 기억장치.
  13. 제 4 항, 제 5 항, 제 9 항, 제 10 항 중 어느 한 항에 있어서,
    상기 게르마늄 화합물이 게르마늄 산화물 또는 게르마늄 질화물인, 불휘발성 반도체 기억장치.
  14. 제 4 항 또는 제 9 항에 있어서,
    상기 게르마늄 또는 게르마늄 화합물을 포함한 층은 1 nm 이상 20 nm 이하의 두께를 가지는, 불휘발성 반도체 기억장치.
  15. 제 12 항에 있어서,
    상기 게르마늄 화합물이 게르마늄 산화물 또는 게르마늄 질화물인, 불휘발성 반도체 기억장치.
  16. 제 4 항에 있어서,
    상기 반도체 기판은 제1 도전형을 가지고 제 2 도전형 웰을 포함하고,
    한 쌍의 제1 도전형 불순물 영역은 상기 채널 형성 영역을 사이에 두고 상기 제2 도전형 웰 내에 형성되어 있는, 불휘발성 반도체 기억장치.
  17. 제 6 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 부유 게이트가 질화규소를 포함하는 상기 제2 층에 접하여 있는, 불휘발성 반도체 기억장치.
  18. 제 6 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 부유 게이트가 상기 제1 절연층의 상기 제2 층과 상기 제2 절연층의 상기 제3 층 사이에 제공되는, 불휘발성 반도체 기억장치.
  19. 제 6 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제1 층이 상기 반도체 기판을 플라즈마 처리에 의해 산화하여 형성되고,
    상기 제2 층이 상기 제1 층을 플라즈마 처리에 의해 질화하여 형성된, 불휘발성 반도체 기억장치.
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