JP3283614B2 - 不揮発性半導体メモリ装置及びその製造方法 - Google Patents
不揮発性半導体メモリ装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明はフローティングゲート電
極を有する不揮発性半導体メモリ装置に関するものであ
る。不揮発性半導体メモリ装置はメモリ部分のみでな
く、メモリ部分と周辺回路とを集積化した半導体装置も
含んでいる。不揮発性半導体メモリ装置はＥＰＲＯＭや
ＥＥＰＲＯＭ及びそれらを内蔵したデバイスに利用され
る。
極を有する不揮発性半導体メモリ装置に関するものであ
る。不揮発性半導体メモリ装置はメモリ部分のみでな
く、メモリ部分と周辺回路とを集積化した半導体装置も
含んでいる。不揮発性半導体メモリ装置はＥＰＲＯＭや
ＥＥＰＲＯＭ及びそれらを内蔵したデバイスに利用され
る。
【０００２】
【従来の技術】フローティングゲート電極を有するＥＰ
ＲＯＭやＥＥＰＲＯＭでも、素子の微細化にともなって
ショートチャネル効果やホットキャリア耐性が問題にな
ってきている。その改善策としてはＬＤＤ（Lightly Do
ped Drain）構造などが提案されている。ＬＤＤ構造で
は、ソース領域とドレイン領域のチャネル側に低濃度不
純物拡散領域が形成される。この低濃度拡散領域は一般
的な製造工程においてはフローティングゲート電極を含
むスタックゲート電極をマスクとして自己整合的に不純
物イオンが基板に注入されて形成される。その低濃度拡
散領域は活性化のための熱処理でフローティングゲート
電極の下側方向にも拡散するが、微細化された素子では
不純物イオンの活性化が低温でなされるため、低濃度拡
散領域はフローティングゲート電極の下側に十分入り込
むことができない。
ＲＯＭやＥＥＰＲＯＭでも、素子の微細化にともなって
ショートチャネル効果やホットキャリア耐性が問題にな
ってきている。その改善策としてはＬＤＤ（Lightly Do
ped Drain）構造などが提案されている。ＬＤＤ構造で
は、ソース領域とドレイン領域のチャネル側に低濃度不
純物拡散領域が形成される。この低濃度拡散領域は一般
的な製造工程においてはフローティングゲート電極を含
むスタックゲート電極をマスクとして自己整合的に不純
物イオンが基板に注入されて形成される。その低濃度拡
散領域は活性化のための熱処理でフローティングゲート
電極の下側方向にも拡散するが、微細化された素子では
不純物イオンの活性化が低温でなされるため、低濃度拡
散領域はフローティングゲート電極の下側に十分入り込
むことができない。
【０００３】ＭＯＳトランジスタのしきい値電圧を制御
するためにチャネル領域に不純物イオンが導入される
が、このイオンは基板表面全面にわたって注入される。
そのためソース領域及びドレイン領域との接合部での容
量が大きくなり、動作速度を高速化するうえで支障を来
している。
するためにチャネル領域に不純物イオンが導入される
が、このイオンは基板表面全面にわたって注入される。
そのためソース領域及びドレイン領域との接合部での容
量が大きくなり、動作速度を高速化するうえで支障を来
している。
【０００４】
【発明が解決しようとする課題】従来のＥＰＲＯＭやＥ
ＥＰＲＯＭでは実効チャネル長Ｌeffを決めるのは、フ
ローティングゲート電極をマスクとした不純物イオンの
基板への注入と、その後の横方向への熱拡散である。横
方向への熱拡散により実効チャネル長を十分小さくしよ
うとすると、それだけ熱処理の時間が長くなり、その結
果、深さ方向にも不純物が拡散することとなり、ソース
−ドレイン間の耐圧の低下、寄生容量増大による動作速
度の低下などの不具合が生じてしまう。
ＥＰＲＯＭでは実効チャネル長Ｌeffを決めるのは、フ
ローティングゲート電極をマスクとした不純物イオンの
基板への注入と、その後の横方向への熱拡散である。横
方向への熱拡散により実効チャネル長を十分小さくしよ
うとすると、それだけ熱処理の時間が長くなり、その結
果、深さ方向にも不純物が拡散することとなり、ソース
−ドレイン間の耐圧の低下、寄生容量増大による動作速
度の低下などの不具合が生じてしまう。
【０００５】ＬＤＤ構造の低濃度不純物拡散領域とフロ
ーティングゲート電極とのオーバーラップが十分でない
ため、ドレイン領域の電界強度がピークになる位置が基
板表面側に発生し、ホットキャリア耐性が十分向上せ
ず、また基板電流が多くなる問題もある。
ーティングゲート電極とのオーバーラップが十分でない
ため、ドレイン領域の電界強度がピークになる位置が基
板表面側に発生し、ホットキャリア耐性が十分向上せ
ず、また基板電流が多くなる問題もある。
【０００６】従来の製造方法では低濃度拡散領域を形成
した後、ゲート電極の側壁にスペーサを形成して高濃度
拡散領域を形成している。そのため高濃度拡散領域のた
めのイオン注入のダメージに起因する低濃度拡散領域の
異常増速拡散を抑えることができず、ショートチャネル
効果により素子特性がばらつく。またそのためにも実効
チャネル長を十分小さい値に設定することができない。
一般にはＬＤＤ構造では電流駆動能力が低下し、回路の
高速化が困難とされている。
した後、ゲート電極の側壁にスペーサを形成して高濃度
拡散領域を形成している。そのため高濃度拡散領域のた
めのイオン注入のダメージに起因する低濃度拡散領域の
異常増速拡散を抑えることができず、ショートチャネル
効果により素子特性がばらつく。またそのためにも実効
チャネル長を十分小さい値に設定することができない。
一般にはＬＤＤ構造では電流駆動能力が低下し、回路の
高速化が困難とされている。
【０００７】本発明の目的は実効チャネル長を十分小さ
くするとともに、ＬＤＤ構造の低濃度不純物拡散領域と
フローティングゲート電極とのオーバーラップを大きく
することによって、電流駆動能力を向上させて回路の高
速化を可能にすることである。本発明の他の目的は通常
のＬＤＤ構造でみられるような高濃度不純物注入時のダ
メージに起因する低濃度拡散領域の異常増速拡散を抑え
てショートチャネル効果を改善することである。
くするとともに、ＬＤＤ構造の低濃度不純物拡散領域と
フローティングゲート電極とのオーバーラップを大きく
することによって、電流駆動能力を向上させて回路の高
速化を可能にすることである。本発明の他の目的は通常
のＬＤＤ構造でみられるような高濃度不純物注入時のダ
メージに起因する低濃度拡散領域の異常増速拡散を抑え
てショートチャネル効果を改善することである。
【０００８】
【課題を解決するための手段】本発明の不揮発性半導体
メモリ装置では、シリコン基板上にゲート酸化膜を介し
てフローティングゲート電極が形成され、フローティン
グゲート電極上には誘電体膜を介してフローティングゲ
ート電極よりもチャネル長方向の幅の狭いコントロール
ゲート電極が形成されており、コントロールゲート電極
のチャネル長方向の幅にほぼ等しい長さのチャネル領域
にのみしきい値電圧制御用のチャネルドープがなされて
おり、そのチャネル領域を挾んでソース領域とドレイン
領域が形成され、ソース領域とドレイン領域はチャネル
側でフローティングゲート電極の下側に低濃度拡散部分
をもっている。
メモリ装置では、シリコン基板上にゲート酸化膜を介し
てフローティングゲート電極が形成され、フローティン
グゲート電極上には誘電体膜を介してフローティングゲ
ート電極よりもチャネル長方向の幅の狭いコントロール
ゲート電極が形成されており、コントロールゲート電極
のチャネル長方向の幅にほぼ等しい長さのチャネル領域
にのみしきい値電圧制御用のチャネルドープがなされて
おり、そのチャネル領域を挾んでソース領域とドレイン
領域が形成され、ソース領域とドレイン領域はチャネル
側でフローティングゲート電極の下側に低濃度拡散部分
をもっている。
【０００９】この不揮発性半導体メモリ装置を製造する
ために、本発明の製造方法は、以下の工程（Ａ）から
（Ｉ）を含んでいる。（Ａ）シリコン基板上にゲート酸
化膜を介してフローティングゲート電極用の第１のポリ
シリコン膜を堆積し、そのポリシリコン膜に不純物を導
入して低抵抗化する工程、（Ｂ）第１のポリシリコン膜
上に第１の絶縁膜を形成し、コントロールゲート電極形
成領域に帯状の開口を有するように第１の絶縁膜にパタ
ーン化を施す工程、（Ｃ）第１のポリシリコン膜の露出
面上及び第１の絶縁膜の露出面上に第１の絶縁膜に対し
てエッチングに関し選択性を有する第２の絶縁膜を堆積
し、エッチバックを施して第１の絶縁膜の開口の内面に
第２の絶縁膜による側壁状スペーサを形成する工程、
（Ｄ）前記スペーサをマスクにして基板にしきい値電圧
制御用の不純物をイオン注入する工程、（Ｅ）前記開口
に露出している第１のポリシリコン膜上に誘電体膜を形
成する工程、（Ｆ）前記誘電体膜上、前記スペーサの露
出面上及び前記第１の絶縁膜の露出面上に第２のポリシ
リコン膜を堆積した後、エッチバックを施すことにより
前記開口内に第２のポリシリコン膜を残すことによって
コントロールゲート電極を形成する工程、（Ｇ）前記第
１の絶縁膜をエッチングにより除去し、その第１の絶縁
膜の下にあった第１のポリシリコン膜を異方性エッチン
グにより除去する工程、（Ｈ）前記スペーサ及びコント
ロールゲート電極をマスクとして基板にソース領域及び
ドレイン領域用の不純物イオンを高濃度に注入した後、
低温熱処理を施して活性化させる工程、（Ｉ）前記スペ
ーサを除去し、コントロールゲート電極をマスクとして
基板にソース領域及びドレイン領域用の不純物イオンを
低濃度に注入した後、低温熱処理を施して活性化させる
工程。得られる不揮発性半導体メモリ装置を微細化する
ために、好ましい態様では前記工程（Ｂ）における開口
幅を写真製版の最小解像寸法又はその付近まで微細化す
る。
ために、本発明の製造方法は、以下の工程（Ａ）から
（Ｉ）を含んでいる。（Ａ）シリコン基板上にゲート酸
化膜を介してフローティングゲート電極用の第１のポリ
シリコン膜を堆積し、そのポリシリコン膜に不純物を導
入して低抵抗化する工程、（Ｂ）第１のポリシリコン膜
上に第１の絶縁膜を形成し、コントロールゲート電極形
成領域に帯状の開口を有するように第１の絶縁膜にパタ
ーン化を施す工程、（Ｃ）第１のポリシリコン膜の露出
面上及び第１の絶縁膜の露出面上に第１の絶縁膜に対し
てエッチングに関し選択性を有する第２の絶縁膜を堆積
し、エッチバックを施して第１の絶縁膜の開口の内面に
第２の絶縁膜による側壁状スペーサを形成する工程、
（Ｄ）前記スペーサをマスクにして基板にしきい値電圧
制御用の不純物をイオン注入する工程、（Ｅ）前記開口
に露出している第１のポリシリコン膜上に誘電体膜を形
成する工程、（Ｆ）前記誘電体膜上、前記スペーサの露
出面上及び前記第１の絶縁膜の露出面上に第２のポリシ
リコン膜を堆積した後、エッチバックを施すことにより
前記開口内に第２のポリシリコン膜を残すことによって
コントロールゲート電極を形成する工程、（Ｇ）前記第
１の絶縁膜をエッチングにより除去し、その第１の絶縁
膜の下にあった第１のポリシリコン膜を異方性エッチン
グにより除去する工程、（Ｈ）前記スペーサ及びコント
ロールゲート電極をマスクとして基板にソース領域及び
ドレイン領域用の不純物イオンを高濃度に注入した後、
低温熱処理を施して活性化させる工程、（Ｉ）前記スペ
ーサを除去し、コントロールゲート電極をマスクとして
基板にソース領域及びドレイン領域用の不純物イオンを
低濃度に注入した後、低温熱処理を施して活性化させる
工程。得られる不揮発性半導体メモリ装置を微細化する
ために、好ましい態様では前記工程（Ｂ）における開口
幅を写真製版の最小解像寸法又はその付近まで微細化す
る。
【００１０】
【作用】実効チャネル長はフローティングゲート電極よ
りもチャネル長方向の幅の狭いコントロールゲート電極
のチャネル長方向の幅とほぼ等しい長さに短く形成さ
れ、そのチャネル領域にのみ選択的にチャネルドープが
なされていることによって実効チャネル長が十分小さく
形成されている。また低濃度拡散領域とフローティング
ゲート電極のオーバーラップが大きいために電流駆動能
力が向上し、回路の高速動作が可能になる。低濃度拡散
領域とフローティングゲート電極とのオーバーラップが
大きいために、ドレイン領域で電界強度がピークとなる
位置が基板表面から深さ方向に離れることによって基板
電流が減少するとともに、ホットキャリア耐性が向上す
る。
りもチャネル長方向の幅の狭いコントロールゲート電極
のチャネル長方向の幅とほぼ等しい長さに短く形成さ
れ、そのチャネル領域にのみ選択的にチャネルドープが
なされていることによって実効チャネル長が十分小さく
形成されている。また低濃度拡散領域とフローティング
ゲート電極のオーバーラップが大きいために電流駆動能
力が向上し、回路の高速動作が可能になる。低濃度拡散
領域とフローティングゲート電極とのオーバーラップが
大きいために、ドレイン領域で電界強度がピークとなる
位置が基板表面から深さ方向に離れることによって基板
電流が減少するとともに、ホットキャリア耐性が向上す
る。
【００１１】本発明による製造方法では、先に高濃度拡
散領域の注入が行なわれ、そのダメージが回復させられ
た後に低濃度拡散領域用のイオン注入が行なわれるた
め、従来のＬＤＤ構造の製造方法で得られるような高濃
度拡散領域形成のための注入ダメージに起因する低濃度
拡散領域の異常増速拡散が抑えられ、ショートチャネル
効果が改善される。
散領域の注入が行なわれ、そのダメージが回復させられ
た後に低濃度拡散領域用のイオン注入が行なわれるた
め、従来のＬＤＤ構造の製造方法で得られるような高濃
度拡散領域形成のための注入ダメージに起因する低濃度
拡散領域の異常増速拡散が抑えられ、ショートチャネル
効果が改善される。
【００１２】
【実施例】図１は本発明をＥＰＲＯＭに適用した一実施
例を表わす。シリコン基板２上にゲート酸化膜４を介し
てフローティングゲート電極６がポリシリコン膜により
形成されている。フローティングゲート電極６上には誘
電体膜８を介してフローティングゲート電極６よりもチ
ャネル長方向の幅の狭いコントロールゲート電極１０が
ポリシリコン膜により形成されている。フローティング
ゲート電極６とコントロールゲート電極１０はともに不
純物導入により低抵抗化されている。誘電体膜８はシリ
コン酸化膜、その上のシリコン窒化膜及びさらにその上
のシリコン酸化膜の３層からなるＯＮＯ膜、又はその他
の誘電体膜である。
例を表わす。シリコン基板２上にゲート酸化膜４を介し
てフローティングゲート電極６がポリシリコン膜により
形成されている。フローティングゲート電極６上には誘
電体膜８を介してフローティングゲート電極６よりもチ
ャネル長方向の幅の狭いコントロールゲート電極１０が
ポリシリコン膜により形成されている。フローティング
ゲート電極６とコントロールゲート電極１０はともに不
純物導入により低抵抗化されている。誘電体膜８はシリ
コン酸化膜、その上のシリコン窒化膜及びさらにその上
のシリコン酸化膜の３層からなるＯＮＯ膜、又はその他
の誘電体膜である。
【００１３】基板２においては、コントロールゲート電
極１０の幅にほぼ等しい長さのチャネル領域１２に例え
ばボロンが注入されてＰ型チャネルドープがなされ、こ
のＥＰＲＯＭ素子のしきい値電圧が調整されている。チ
ャネル領域を挾んでＮ型不純物領域のソース領域１４と
ドレイン領域１６が形成されている。ソース領域１４は
チャネル側に低濃度Ｎ型不純物領域１４ａを有し、ドレ
イン領域１６もチャネル側に低濃度Ｎ型不純物領域１６
ａを有している。低濃度Ｎ型不純物領域１４ａと１６ａ
はフローティングゲート電極６の下側に形成されてい
る。１８はＰＳＧ膜やＢＰＳＧ膜などの層間絶縁膜であ
り、そのコンタクトホールを介してメタル配線２０，２
２がソース領域１４，ドレイン領域１６とそれぞれ接続
されている。なおパッシベーション膜の図示は省略され
ている。
極１０の幅にほぼ等しい長さのチャネル領域１２に例え
ばボロンが注入されてＰ型チャネルドープがなされ、こ
のＥＰＲＯＭ素子のしきい値電圧が調整されている。チ
ャネル領域を挾んでＮ型不純物領域のソース領域１４と
ドレイン領域１６が形成されている。ソース領域１４は
チャネル側に低濃度Ｎ型不純物領域１４ａを有し、ドレ
イン領域１６もチャネル側に低濃度Ｎ型不純物領域１６
ａを有している。低濃度Ｎ型不純物領域１４ａと１６ａ
はフローティングゲート電極６の下側に形成されてい
る。１８はＰＳＧ膜やＢＰＳＧ膜などの層間絶縁膜であ
り、そのコンタクトホールを介してメタル配線２０，２
２がソース領域１４，ドレイン領域１６とそれぞれ接続
されている。なおパッシベーション膜の図示は省略され
ている。
【００１４】このＥＰＲＯＭでは低濃度Ｎ型不純物領域
１４ａ，１６ａとフローティングゲート電極６との重な
り合いの程度が大きいため、ドレイン領域１６ａで電界
強度がピークとなる位置が基板表面から深さ方向に離れ
ることによって基板電流が減少するとともに、ホットキ
ャリア耐性が向上する。
１４ａ，１６ａとフローティングゲート電極６との重な
り合いの程度が大きいため、ドレイン領域１６ａで電界
強度がピークとなる位置が基板表面から深さ方向に離れ
ることによって基板電流が減少するとともに、ホットキ
ャリア耐性が向上する。
【００１５】次に、図２を参照して一実施例の製造方法
について説明する。（Ａ）シリコン基板（ウエハ）２上
に薄い熱酸化膜４を形成してゲート酸化膜とする。その
上にフローティングゲート電極となる数１０００Å程度
のポリシリコン膜６を堆積する。その後、フローティン
グゲート電極の抵抗を下げるためにリンをポリシリコン
膜６に注入する。ポリシリコン膜６上に数１０００Åの
第１の絶縁膜３０を堆積する。絶縁膜３０は例えばシリ
コン酸化膜である。
について説明する。（Ａ）シリコン基板（ウエハ）２上
に薄い熱酸化膜４を形成してゲート酸化膜とする。その
上にフローティングゲート電極となる数１０００Å程度
のポリシリコン膜６を堆積する。その後、フローティン
グゲート電極の抵抗を下げるためにリンをポリシリコン
膜６に注入する。ポリシリコン膜６上に数１０００Åの
第１の絶縁膜３０を堆積する。絶縁膜３０は例えばシリ
コン酸化膜である。
【００１６】（Ｂ）絶縁膜３０に写真製版とエッチング
により、コントロールゲート電極形成領域に帯状の開口
を形成する。次に、全面にシリコン窒化膜を堆積し、異
方性エッチング法によりエッチバックを施すことにより
絶縁膜３０の開口の内面に側壁状のシリコン窒化膜スペ
ーサ３２を形成する。次に、その窒化膜スペーサ３２を
マスクにして選択的に基板にしきい値電圧制御のための
チャネルドープを行なう。チャネルドープにはボロンイ
オンを注入する。１２はチャネル領域に注入されたチャ
ネルドープ領域である。開口部のポリシリコン膜６上に
低温で誘電体膜８を形成する。誘電体膜８は例えばＯＮ
Ｏ膜であり、低温で形成するのはチャネルドープ層１２
の拡散を抑えるためである。
により、コントロールゲート電極形成領域に帯状の開口
を形成する。次に、全面にシリコン窒化膜を堆積し、異
方性エッチング法によりエッチバックを施すことにより
絶縁膜３０の開口の内面に側壁状のシリコン窒化膜スペ
ーサ３２を形成する。次に、その窒化膜スペーサ３２を
マスクにして選択的に基板にしきい値電圧制御のための
チャネルドープを行なう。チャネルドープにはボロンイ
オンを注入する。１２はチャネル領域に注入されたチャ
ネルドープ領域である。開口部のポリシリコン膜６上に
低温で誘電体膜８を形成する。誘電体膜８は例えばＯＮ
Ｏ膜であり、低温で形成するのはチャネルドープ層１２
の拡散を抑えるためである。
【００１７】（Ｃ）全面に第２のポリシリコン膜を数１
０００Åの厚さに堆積し、エッチバックを施すことによ
りスペーサ３２で挾まれた開口部内に第２のポリシリコ
ン膜を残してこれをコントロールゲート電極１０とす
る。 （Ｄ）絶縁膜３０をエッチングにより除去した後、スペ
ーサ３２の外側に露出した第１のポリシリコン膜６を異
方性エッチングにより除去する。次に、スペーサ３２及
びコントロールゲート電極１０をマスクとして基板に自
己整合的に砒素イオンを注入し、低温で活性化させて高
濃度不純物拡散領域によるソース領域１４とドレイン領
域１６を形成する。このときコントロールゲート電極１
０のポリシリコン膜にも砒素が注入され、コントロール
ゲート電極１０のポリシリコン膜の抵抗値が下がる。
０００Åの厚さに堆積し、エッチバックを施すことによ
りスペーサ３２で挾まれた開口部内に第２のポリシリコ
ン膜を残してこれをコントロールゲート電極１０とす
る。 （Ｄ）絶縁膜３０をエッチングにより除去した後、スペ
ーサ３２の外側に露出した第１のポリシリコン膜６を異
方性エッチングにより除去する。次に、スペーサ３２及
びコントロールゲート電極１０をマスクとして基板に自
己整合的に砒素イオンを注入し、低温で活性化させて高
濃度不純物拡散領域によるソース領域１４とドレイン領
域１６を形成する。このときコントロールゲート電極１
０のポリシリコン膜にも砒素が注入され、コントロール
ゲート電極１０のポリシリコン膜の抵抗値が下がる。
【００１８】（Ｅ）スペーサ３２を除去した後、コント
ロールゲート電極１０の厚いポリシリコン膜をマスクと
して自己整合的にリンイオンを基板に注入する。リンイ
オンはフローティングゲート電極６のポリシリコン膜を
貫通して基板に到達できるエネルギーで行なう。注入さ
れたリンを低温で活性化することによりフローティング
ゲート電極６の下側に低濃度拡散領域にてなるソース領
域１４ａとドレイン領域１６ａが形成される。その後、
層間絶縁膜を堆積し、コンタクトホールをあけ、メタル
配線を形成すれば図１の状態となる。
ロールゲート電極１０の厚いポリシリコン膜をマスクと
して自己整合的にリンイオンを基板に注入する。リンイ
オンはフローティングゲート電極６のポリシリコン膜を
貫通して基板に到達できるエネルギーで行なう。注入さ
れたリンを低温で活性化することによりフローティング
ゲート電極６の下側に低濃度拡散領域にてなるソース領
域１４ａとドレイン領域１６ａが形成される。その後、
層間絶縁膜を堆積し、コンタクトホールをあけ、メタル
配線を形成すれば図１の状態となる。
【００１９】
【発明の効果】本発明の不揮発性半導体メモリ装置で
は、実効チャネル長はフローティングゲート電極よりも
チャネル長方向の幅の狭いコントロールゲート電極のチ
ャネル長方向の幅とほぼ等しい長さに短く形成され、そ
のチャネル領域にのみ選択的にチャネルドープがなされ
ているので、実効チャネル長が短い。また低濃度拡散領
域とフローティングゲート電極のオーバーラップが大き
い。そのため、電流駆動能力が向上し、回路の高速動作
が可能になる。また、低濃度拡散領域とフローティング
ゲート電極とのオーバーラップが大きいため、ドレイン
領域で電界強度がピークとなる位置が基板表面から深さ
方向に離れることによって基板電流が減少するととも
に、ホットキャリア耐性が向上する。
は、実効チャネル長はフローティングゲート電極よりも
チャネル長方向の幅の狭いコントロールゲート電極のチ
ャネル長方向の幅とほぼ等しい長さに短く形成され、そ
のチャネル領域にのみ選択的にチャネルドープがなされ
ているので、実効チャネル長が短い。また低濃度拡散領
域とフローティングゲート電極のオーバーラップが大き
い。そのため、電流駆動能力が向上し、回路の高速動作
が可能になる。また、低濃度拡散領域とフローティング
ゲート電極とのオーバーラップが大きいため、ドレイン
領域で電界強度がピークとなる位置が基板表面から深さ
方向に離れることによって基板電流が減少するととも
に、ホットキャリア耐性が向上する。
【００２０】本発明による製造方法では、先に高濃度拡
散領域の注入が行なわれ、そのダメージが回復させられ
た後に低濃度拡散領域用のイオン注入が行なわれるた
め、従来のＬＤＤ構造の製造方法で得られるような高濃
度拡散領域形成のための注入ダメージに起因する低濃度
拡散領域の異常増速拡散が抑えられ、ショートチャネル
効果が改善される。
散領域の注入が行なわれ、そのダメージが回復させられ
た後に低濃度拡散領域用のイオン注入が行なわれるた
め、従来のＬＤＤ構造の製造方法で得られるような高濃
度拡散領域形成のための注入ダメージに起因する低濃度
拡散領域の異常増速拡散が抑えられ、ショートチャネル
効果が改善される。
【図１】一実施例を示す断面図である。
【図２】製造方法の一例を示す工程断面図である。
２ シリコン基板 ４ ゲート酸化膜 ６ フローティングゲート電極 ８ 誘電体膜 １０ コントロールゲート電極 １２ チャネルドープ領域 １４ ソース領域 １４ａ ソース領域の低濃度拡散領域 １６ ドレイン領域 １６ａ ドレイン領域の低濃度拡散領域 ３０ 絶縁膜 ３２ スペーサ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (3)
- 【請求項１】 シリコン基板上にゲート酸化膜を介して
フローティングゲート電極が形成され、フローティング
ゲート電極上には誘電体膜を介してフローティングゲー
ト電極よりもチャネル長方向の幅の狭いコントロールゲ
ート電極が形成されており、コントロールゲート電極の
チャネル長方向の幅にほぼ等しい長さのチャネル領域に
のみしきい値電圧制御用のチャネルドープがなされてお
り、そのチャネル領域を挾んでソース領域とドレイン領
域が形成され、ソース領域とドレイン領域はチャネル側
でフローティングゲート電極の下側に低濃度拡散部分を
もっていることを特徴とする不揮発性半導体メモリ装
置。 - 【請求項２】 以下の工程（Ａ）から（Ｉ）を含むこと
を特徴とする不揮発性半導体メモリ装置の製造方法。 （Ａ）シリコン基板上にゲート酸化膜を介してフローテ
ィングゲート電極用の第１のポリシリコン膜を堆積し、
そのポリシリコン膜に不純物を導入して低抵抗化する工
程、 （Ｂ）第１のポリシリコン膜上に第１の絶縁膜を形成
し、コントロールゲート電極形成領域に帯状の開口を有
するように第１の絶縁膜にパターン化を施す工程、 （Ｃ）第１のポリシリコン膜の露出面上及び第１の絶縁
膜の露出面上に第１の絶縁膜に対してエッチングに関し
選択性を有する第２の絶縁膜を堆積し、エッチバックを
施して第１の絶縁膜の開口の内面に第２の絶縁膜による
側壁状スペーサを形成する工程、 （Ｄ）前記スペーサをマスクにして基板にしきい値電圧
制御用の不純物をイオン注入する工程、 （Ｅ）前記開口に露出している第１のポリシリコン膜上
に誘電体膜を形成する工程、 （Ｆ）前記誘電体膜上、前記スペーサの露出面上及び前
記第１の絶縁膜の露出面上に第２のポリシリコン膜を堆
積した後、エッチバックを施すことにより前記開口内に
第２のポリシリコン膜を残すことによってコントロール
ゲート電極を形成する工程、 （Ｇ）前記第１の絶縁膜をエッチングにより除去し、そ
の第１の絶縁膜の下にあった第１のポリシリコン膜を異
方性エッチングにより除去する工程、 （Ｈ）前記スペーサ及びコントロールゲート電極をマス
クとして基板にソース領域及びドレイン領域用の不純物
イオンを高濃度に注入した後、低温熱処理を施して活性
化させる工程、 （Ｉ）前記スペーサを除去し、コントロールゲート電極
をマスクとして基板にソース領域及びドレイン領域用の
不純物イオンを低濃度に注入した後、低温熱処理を施し
て活性化させる工程。 - 【請求項３】 前記工程（Ｂ）における開口幅を写真製
版の最小解像寸法まで微細化した請求項２に記載の不揮
発性半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05499993A JP3283614B2 (ja) | 1993-02-19 | 1993-02-19 | 不揮発性半導体メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05499993A JP3283614B2 (ja) | 1993-02-19 | 1993-02-19 | 不揮発性半導体メモリ装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244432A JPH06244432A (ja) | 1994-09-02 |
| JP3283614B2 true JP3283614B2 (ja) | 2002-05-20 |
Family
ID=12986362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05499993A Expired - Fee Related JP3283614B2 (ja) | 1993-02-19 | 1993-02-19 | 不揮発性半導体メモリ装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3283614B2 (ja) |
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| KR100275115B1 (ko) * | 1997-09-04 | 2000-12-15 | 김영환 | 스토리지도트형성방법및그를이용한단일전자메모리제조방법 |
| US6153455A (en) | 1998-10-13 | 2000-11-28 | Advanced Micro Devices | Method of fabricating ultra shallow junction CMOS transistors with nitride disposable spacer |
| JP2007507875A (ja) * | 2003-09-30 | 2007-03-29 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ２−トランジスタメモリセル及びその製造方法 |
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| EP1837900A3 (en) * | 2006-03-21 | 2008-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
| KR101488516B1 (ko) | 2006-03-21 | 2015-02-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 불휘발성 반도체 기억장치 |
| EP1837917A1 (en) | 2006-03-21 | 2007-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
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| US7786526B2 (en) | 2006-03-31 | 2010-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
| US8022460B2 (en) | 2006-03-31 | 2011-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
| EP1840947A3 (en) | 2006-03-31 | 2008-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
-
1993
- 1993-02-19 JP JP05499993A patent/JP3283614B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06244432A (ja) | 1994-09-02 |
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