JPH0897307A

JPH0897307A - 半導体記憶装置

Info

Publication number: JPH0897307A
Application number: JP6235702A
Authority: JP
Inventors: Masayuki Matsunaga; 誠之松長; Fujio Masuoka; 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-09-29
Filing date: 1994-09-29
Publication date: 1996-04-12

Abstract

(57)【要約】【目的】雑音を抑圧することにより、信号電荷により
発生する電圧差が小さくても動作するＥＥＰＲＯＭを提
供すること。【構成】ｐ型半導体基板１０１上にトンネル絶縁膜１
０２を介して設けられ、信号電荷を保持する電気的に浮
游した信号蓄積電極１０３と、この信号蓄積電極１０３
の上部に容量結合絶縁膜１０４を介して形成され信号蓄
積電極１０３と容量的に結合した制御電極１０５と、信
号蓄積電極１０３の下部の半導体基板１０１の一部をチ
ャネルとする検出トランジスタと、この検出トランジス
タの微弱出力を増幅するセンスアンプとからなるＥＥＰ
ＲＯＭにおいて、チャネル部分がｎ型の不純物拡散層１
で形成されていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に扱う信号電荷の量を小さくすることを可能とし
た半導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体メモリセルを用いた各種の
半導体記憶装置が開発されている。ここでは、電気的に
書き込み消去が可能で電気を切っても記憶情報が消えな
い不揮発性メモリ（ＥＥＰＲＯＭ）と、電気を切ると記
憶情報が消えてしまうダイナミックメモリ（ＤＲＡＭ）
とを扱うものとする。

【０００３】この種の装置の従来例を以下に説明する。
図１３は、従来のＥＥＰＲＯＭの単位記憶セルの断面の
一例である。ｐ型半導体基板１０１上にトンネル絶縁膜
（第１の絶縁膜）１０２を介して信号蓄積電極（第１の
電極）１０３が形成されている。信号蓄積電極１０３は
どこにも結線されておらず電気的に浮遊している。信号
蓄積電極１０３の上に容量結合絶縁膜（第２の絶縁膜）
１０４を形成し、さらにその上に制御電極（第２の電
極）１０５を設けている。そして、信号蓄積電極１０３
の両端の半導体基板１０１内部にｎ⁺ 型のソース・ドレ
イン領域１０６，１０７を形成し、トランジスタ構造に
している。

【０００４】信号を書き込むときは、制御電極１０５に
正の電圧を印加し、容量結合により信号蓄積電極１０３
を正電位にバイアスする。このとき、半導体基板１０１
からトンネル絶縁膜１０２を通して信号蓄積電極１０３
に信号電子がトンネルし蓄積される。この信号電子によ
りトランジスタのしきい値電圧が変わり、ソース・ドレ
イン間に流れる電流が変わるため、信号蓄積電極１０３
に信号があるかどうかが判定できる。信号を消去すると
きは、制御電極１０５に負の電圧を印加すると共にソー
ス又はドレイン領域に正の高い電圧を印加し、信号蓄積
電極１０３からソース又はドレイン領域に信号電子を抜
く。

【０００５】図１４は、図１３に示す構成のセル１１０
を直列に配列したもので、ＮＡＮＤ配列と呼ばれてい
る。配列端にはセンスアンプ１０８−１，１０８−２，
‥‥が設けられ、アドレス線１０９−１，１０９−２，
‥‥のうちアドレスパルスの印加されたアドレス線（こ
こでは仮に１０９−２とすると）に対応した単位セル
（１１０−２−１，１１０−２−２，‥‥）の情報を検
出し出力する。センスアンプ１０８−１，１０８−２，
‥‥には、信号により発生する電圧と比較する比較端子
１１１−１，１１１−２，‥‥が設けてある。比較端子
には、信号がある場合と無い場合に発生する電圧の中間
の値が発生するようなっている。

【０００６】ＤＲＡＭの場合を、図１５で説明する。単
位セル１１２は信号蓄積容量１１３と読み出しトランジ
スタ１１４からなる。それらを図のように配列し、信号
読み出し線１１５−１，１１５−２，‥‥で結線し、そ
の端部にセンスアンプ１１６−１，１１６−２，‥‥を
設ける。そして、アドレス線１１７−２にアドレスパル
スを印加し読み出しトランジスタ１１４−２−１，１１
４−２−２，‥‥をＯＮし、信号蓄積容量１１３−２−
１，１１３−２−２，‥‥の信号電荷を信号読み出し線
１１５−１，１１５−２，‥‥に読み出し、センスアン
プ１１６−１，１１６−２，‥‥で検出し出力する。

【０００７】図１６に、センスアンプの一例を示す。ド
ライバトランジスタ１１８，１２０と負荷トランジスタ
１１９，１２１を直列配列しインバータ構成にしたもの
を２つ用い、それぞれの入力端子１２３，１２４をもう
一方の出力端子１２６，１２５に接続している。入力端
子１つが上記の比較端子になる。２つのドライバトラン
ジスタ１１８，１２０のソースは結線され、ＯＮするこ
とにより信号の判定をスタートする判定トランジスタ１
２２を介してソース電源に接続されている。２つの負荷
トランジスタ１１９，１２１のドレインはドレイン電源
に接続されている。

【０００８】一方の入力端子には読み出された信号電圧
が、他方の入力端子には比較する電圧がそれぞれ入力さ
れる。２つの出力端子には、最終的にはお互いに反転し
た出力が現れるので、どちらを最終的な出力として用い
てもよい。

【０００９】信号電圧と比較電圧の差が小さくなると、
２つのドライバトランジスタのしきい値電圧のバラツキ
により誤動作する。この誤動作を小さくするために、入
力端子１２３と出力端子１２５の間に補正トランジスタ
１２７を挿入する。これは、信号を入力する前に補正ト
ランジスタをＯＮし、図１７に実線で示すインバータ回
路の入出力特性上の動作点を、入力電圧と出力電圧が等
しくなる点に固定するものである。

【００１０】しかしながら、この種の装置にあっては次
のような問題があった。即ち、記憶セルにはそれ自体の
雑音があるため、信号電荷の量をある程度大きくしない
と信号対雑音比（Ｓ／Ｎ比）が悪くなり正常に読み出す
ことはできない。ＥＥＰＲＯＭにおいては、信号電荷の
量を大きくするにはトンネル絶縁膜を薄くすればよい
が、トンネル絶縁膜が薄いと、それを通過する電子によ
りダメージを受け、最悪の場合は破壊してしまう。トン
ネル絶縁膜を厚くすると単位面積当たりのトンネル電流
が小さくなり、Ｓ／Ｎ比向上のためにはセル面積を増や
す必要があり、これは素子の微細化，高集積化を妨げ
る。

【００１１】また、ＤＲＡＭにおいても、読み出しの際
のＳ／Ｎ比向上のためには蓄積電荷の量を大きくすれば
よいが、蓄積電荷の量を大きくするにはキャパシタ占有
面積を大きくする必要があり、これも素子の微細化，高
集積化を妨げることになる。

【００１２】

【発明が解決しようとする課題】ＥＥＰＲＯＭの課題
は、第１にトンネル絶縁膜の信頼性である。トンネル絶
縁膜は電子が通過する際にその電子によりダメージを受
けるため劣化し、始めはしきい値電圧が変化し、最後に
は電気的に破壊してしまうことである。そのため、トン
ネル絶縁膜を薄くできないためセルの微細化ができなく
なる。ＤＲＡＭの課題は、微細化が進むと信号蓄積容量
に溜められる電荷の量が小さくなり、センスアンプに入
力される信号電圧が小さくなり、検出できなくなること
である。いずれの記憶装置の場合も高集積化が不可能に
なる。

【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、信号電荷や蓄積電荷の
量が小さくても正常に動作させることができ、信頼性が
高く高集積化の可能な半導体記憶装置を提供することに
ある。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明は、半導体基板上に第１の絶縁膜を介して設けられ、
信号電荷を保持する電気的に浮游した第１の電極と、こ
の第１の電極の上部に第２の絶縁膜を介して形成され第
１の電極と容量的に結合した第２の電極と、第１の電極
の下部の半導体基板の一部をチャネルとする検出トラン
ジスタと、この検出トランジスタの微弱出力を増幅する
センスアンプとからなる半導体記憶装置において、前記
チャネル部分がｎ型の不純物拡散層で形成されているこ
とを特徴とする。

【００１５】また本発明は、半導体基板上に形成された
複数の信号電荷蓄積容量と、この信号電荷蓄積容量に接
続された選択スイッチと、この選択スイッチに接続され
た信号読み出し線と、この信号読み出し線に接続された
センスアンプとからなる半導体記憶装置において、前記
選択スイッチをオンした際に前記信号電荷蓄積容量に蓄
積された異なる信号により前記選択スイッチに発生する
電圧の差が、ｋＴ／ｑ（室温では約２５ｍＶ）の３倍以
下であることを特徴とする。

【００１６】

【作用】ＥＥＰＲＯＭの場合は、トンネル絶縁膜を通過
する電子の総数でその信頼性が制約されていることは容
易に推察される。即ち、信号電荷量を小さくすれば信頼
性が上がり高集積化も可能になる。信号電荷量が小さく
とも正常に動作させるためにはまず記憶セルの雑音を小
さくする必要がある。記憶セルの最大の雑音は半導体基
板表面の界面準位による１／ｆ雑音である。この雑音を
抑圧するには、トランジスタ電流を半導体基板表面を通
さず基板内部を流すことである。

【００１７】本発明のように、チャネル部分をｎ型の不
純物拡散層で形成すれば、埋込みチャネルとなり、トラ
ンジスタ電流を基板内部に流すことができ、界面準位に
よる１／ｆ雑音を抑圧することができる。従って、Ｓ／
Ｎ比が向上することになり、信号電荷を小さくしても正
常に動作させることが可能となる。

【００１８】信号電荷量が小さくなったときのＥＥＰＲ
ＯＭ，ＤＲＡＭの共通課題であるセンスアンプの雑音の
影響は、ドライバトランジスタのしきい値電圧のバラツ
キによる誤動作を無くするために、ドレイン電流が非常
に小さい領域でドレイン電流をゲートにフィードバック
し、しきい値電圧のバラツキを完全に補正してしまうこ
とで解消される。

【００１９】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１の実施例に係わるＥＥＰＲ
ＯＭの素子構造を示す断面図で、従来例の図１３に対応
するものである。基本構成は図１３と同様であるが、こ
れに加えて本実施例では、信号蓄積電極１０３の下の半
導体基板１０１内にｎ型の埋め込みチャンネル層１を設
けている。

【００２０】本実施例のように、チャネル内部に電流を
流したときの雑音スペクトルを、図２に示す。破線は、
埋め込みチャンネルだけでなく基板表面も電流が流れて
いる場合であり、このときは埋め込みチャンネル層１の
ない従来構造のものの雑音と殆ど変わらない。実線は、
埋め込みチャネルのバルク内のみを電流が流れた場合の
スペクトルである。破線に比べて低周波側は１／１０以
下になっている。これにより、信号対雑音比（Ｓ／Ｎ
比）が１０倍改善できる。

【００２１】埋め込みチャネルで完全に基板バルク内を
電流を通過させるためには埋め込みチャネルの不純物プ
ロファイルを、図３に示すように濃度のピークが基板内
部に入っている方が有利である。また、図４に示すよう
に、埋め込みチャネル層１の上部に反対導電型のバリア
層２を設ければさらに有利である。

【００２２】なお、実施例ではｐ型基板を用いたｎチャ
ネルＭＯＳトランジスタ構造であることから埋込みチャ
ネルをｎ型としたが、ｎ型基板を用いたｐチャネルＭＯ
Ｓトランジスタ構造の場合は埋込みチャネルをｐ型にす
ればよい。また本発明は、図５に示す電荷注入ゲート２
０を有するＥＥＰＲＯＭメモリセルに応用することは容
易である。

【００２３】一方、信号蓄積電極に蓄積されている電子
は熱エネルギーによりｋＴ／ｑの揺らぎを持っているこ
とが知られている。ここで、ｋはボルツマン定数、Ｔは
絶対温度、ｑは電荷素量をそれぞれ示す。ｋＴ／ｑは室
温では約２５ｍＶになる。そのため、信号蓄積電極に強
く容量結合しているチャネルを流れる電流はその影響を
強く受けるため、ｋＴ／ｑと同等の雑音を発生すると考
えられてきた。そのため従来は、２５ｍＶの約３倍の電
圧差がないと検出できないと考えられていた。３倍の根
拠はランダム雑音の雑音波形はサイン波形の場合ピーク
ツーピークの雑音が２．８倍になるためである。

【００２４】しかし、低周波の１／ｆ雑音のない埋め込
みチャネルのトランジスタ（Ｗ／Ｌ＝１）の雑音を通常
の半導体記憶装置で使う１００ＭＨｚの帯域で測定する
と、約０．３ｍＶと非常に小さいことが判った。これ
は、熱雑音ｋＴ／ｑ（＝２５ｍＶ）は非常に速い周波数
で揺らいでおり、実際に使う周波数帯では平均化され抑
圧されているためで、非常に大きい１／ｆ雑音により隠
されて判らなかったものである。そのため従来は、電子
１個を検出するためには電子１個の電荷量ｑでｋＴ／ｑ
以上の電圧が発生するような非常に小さい容量Ｃを実現
する必要があると考えられてきた（参考文献：谷口研二
他「シリコンナノスケールデバイス」第１５回応用物理
学会スクール１９９４年名古屋）。

【００２５】それを実現するには、数〜数十ナノメータ
の微細な容量が必要である。しかしながら、本実施例の
ように１／ｆ雑音を抑圧したセルでは、熱雑音より約２
桁雑音が小さいためサブミクロンサイズ領域の容量で実
現可能である。これは、現在のＬＳＩ技術で到達可能な
領域である。

【００２６】これより、信号電荷により発生する電圧差
がｋＴ／ｑの３倍以内でも検出が可能である。さらに、
ｋＴ／ｑ以下でも可能であることは明白である。現在、
４ＭビットＥＥＰＲＯＮのセル容量は約１６フェムトフ
ァラッドである。これを上記のような小さい電圧差で検
出すると、図６に示すように３×ｋＴ／ｑ，ｋＴ／ｑの
場合で電子数換算でそれぞれ７５００個，２５００個に
なる。さらに、上述した０．３ｍＶの約３倍をとると、
電子数で約９０個になる。

【００２７】同様に、ＤＲＡＭの場合も雑音を詳しく測
定し解析した。図７は、本発明の第２の実施例に係わる
ＤＲＡＭの素子構造を示す断面図であり、特に信号蓄積
容量３と読み出しトランジスタ４からなる単位セルと信
号読み出し線５とセンスアンプ６を示している。このと
き、信号読み出し線５に発生するランダム雑音は約ｋＴ
／Ｃｓの平方根になった。Ｃｓは信号読み出し線の浮遊
容量である。Ｃｓは通常０．１ピコファラッド程度であ
るので、室温では約０．３５ｍＶである。ＥＥＰＲＯＭ
と同様に、ＤＲＡＭの場合もｋＴ／ｑの値と同程度又は
それより小さい領域でも動作は可能である。

【００２８】ＥＥＰＲＯＭ及びＤＲＡＭの場合も現実に
小さい電圧差で動作できない理由は、センスアンプのド
ライバトランジスタのしきい値のバラツキである。バラ
ツキの大きな原因は、トランジスタのゲート長のバラツ
キである。しきい値のバラツキを補正したセンスアンプ
として、図１６に補正トランジスタを挿入したものを示
したが、図１７に示すように十分な電流が流れてトラン
ジスタ動作しているときはこの補正は有効である。

【００２９】しかし、センスする直前は判定トランジス
タ１２２はＯＦＦされており、残る４つのトランジスタ
も全て電流が流れていない。この状態から補正トランジ
スタ１２２をＯＮするが信号を判定するのは電流が流れ
始める瞬間であり、２つのドライバトランジスタのどち
らに早く電流が流れるかで決まる。即ち、図１７に示す
動作点のように、ドランバトランジスタに電流が流れる
状態で判定するのではない。

【００３０】図８は、電流が殆ど流れない状態でしきい
値電圧のバラツキを補正する回路の原理図とポテンシャ
ル図である。補正されるトランジスタ７のドレインとゲ
ートの間に帰還トランジスタ８を挿入したものである。
帰還トランジスタ８をＯＮしソース電圧を与えると、ポ
テンシャル図に示すようにドレインに電流が流れると共
にゲートが閉まってくるので電流が流れなくなる。最終
的には、与えられたソース電位とゲート下の電位が等し
くなるようにゲート電圧が設定される。しかるのち、帰
還トランジスタをＯＦＦするとドレイン電流が殆ど流れ
ない状態でしきい値バラツキが補正できたことになる。

【００３１】図９に、この原理を用いたセンスアンプの
一例を示す。分離トランジスタ９及び１０は、ドライバ
トランジスタ１１８及び１２０のドレインをしきい値補
正動作の際フローティングにするためのものである。帰
還トランジスタを左右両方のインバータに挿入している
のは、容量結合の補正のためである。

【００３２】図１０は分離トランジスタをドレイン電源
側に設けたもの、図１１は帰還トランジスタが１個のも
のである。図１２は分離トランジスタと負荷トランジス
タを兼用したもので、しきい値補正動作時は分離トラン
ジスタをＯＮし、電荷検出時は負荷抵抗になるような適
切な電圧をゲートに印加する。

【００３３】このようなセンスアンプを用いれば、しき
い値電圧のバラツキを完全に補正することができ、バラ
ツキに起因する誤動作を無くして信頼性の向上をはかる
ことができる。

【００３４】

【発明の効果】以上説明したように本発明によれば、信
号電荷により発生する電圧差が熱雑音と同等又はそれ以
下でも検出できるようになる。これにより、信頼性が高
く、高集積化が可能な半導体記憶装置を実現することが
可能となる。

【図面の簡単な説明】

【図１】本発明の実施例に係わるＥＥＰＲＯＭの素子構
造を示す断面図。

【図２】埋め込みチャネルトランジスタの雑音スペクト
ルを示す図。

【図３】埋め込みチャネルの不純物プロファイルを示す
図。

【図４】本発明のＥＥＰＲＯＭの他の実施例の素子構造
断面を示す図。

【図５】本発明を注入ゲートを持つセルに応用した例を
示す図。

【図６】信号電荷により発生する電圧差と電子数の関係
を示す図。

【図７】本発明に係わるＤＲＡＭの回路構成を示す図。

【図８】本発明で用いるしきい値補正の原理を説明する
ための図。

【図９】本発明に係わるセンスアンプの一例を示す図。

【図１０】本発明のセンスアンプの他の実施例を示す
図。

【図１１】本発明のセンスアンプの他の実施例を示す
図。

【図１２】本発明のセンスアンプの他の実施例を示す
図。

【図１３】従来のＥＥＰＲＯＭの単位記憶セルの素子構
造断面を示す図。

【図１４】従来のＮＡＮＤ配列のＥＥＰＲＯＭの回路構
成を示す図。

【図１５】従来のＤＲＡＭの回路構成を示す図。

【図１６】従来のセンスアンプの回路構成を示す図。

【図１７】従来のしきい値補正の動作点の説明図。

【符号の説明】

１…埋め込みチャネル２…バリア層３…信号蓄積容量４…信号読み出し
トランジスタ５…信号読み出し線６…センスアンプ７…補正されるトランジスタ８…帰還トランジ
スタ９，１０…分離トランジスタ２０…注入ゲート１０１…半導体基板１０２…トンネル
絶縁膜１０３…信号蓄積電極１０４…容量結合
絶縁膜１０５…制御電極１０６…ソース１０７…ドレイン１０８…センスア
ンプ１０９…アドレス線１１０…ＥＥＰＲ
ＯＭの単位セル１１１…比較端子１１２…ＤＲＡＭ
の単位セル１１３…信号蓄積容量１１４…信号読み
出しトランジスタ１１５…信号読み出し線１１６…センスア
ンプ１１７…アドレス線１１８，１２０…
ドライバトランジスタ１１９，１２１…負荷トランジスタ１２２…判定トラ
ンジスタ１２３，１２４…入力端子１２５，１２６…
出力端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/115

Claims

【特許請求の範囲】

【請求項１】半導体基板上に第１の絶縁膜を介して設け
られ、信号電荷を保持する電気的に浮游した第１の電極
と、この第１の電極の上部に第２の絶縁膜を介して形成
され第１の電極と容量的に結合した第２の電極と、第１
の電極の下部の半導体基板の一部をチャネルとする検出
トランジスタと、この検出トランジスタの微弱出力を増
幅するセンスアンプとからなる半導体記憶装置におい
て、前記チャネル部分がｎ型の不純物拡散層で形成されてい
ることを特徴とする半導体記憶装置。
【請求項２】前記ｎ型不純物拡散層の不純物濃度の最も
高いピーク位置が、第１の絶縁膜と前記半導体基板の界
面（半導体基板表面）よりも半導体基板側にあることを
特徴とする請求項１記載の半導体記憶装置。
【請求項３】前記ｎ型不純物拡散層と前記半導体基板表
面との間にｐ型不純物層を有することを特徴とする請求
項１記載の半導体記憶装置。
【請求項４】信号読出し時に前記検出トランジスタの電
流が前記ｎ型不純物拡散層の半導体バルク内を流れるこ
とを特徴とする請求項１〜３のいずれかに記載の半導体
記憶装置。
【請求項５】第１の電極に蓄積された信号電荷による前
記検出トランジスタのしきい値電圧の変動量が、ｋＴ／
ｑ（室温では約２５ｍＶ）の３倍以下であることを特徴
とする請求項１記載の１〜４のいずれかに記載の半導体
記憶装置。
【請求項６】第１の電極に蓄積された信号電荷による前
記検出トランジスタのしきい値電圧の変動量が、ｋＴ／
ｑ（室温では約２５ｍＶ）以下であることを特徴とする
請求項１〜４のいずれかに記載の半導体記憶装置。
【請求項７】第１の電極に蓄積された信号電荷量が電子
数で７５００個以下であることを特徴とする請求項１〜
４のいずれかに記載の半導体記憶装置。
【請求項８】第１の電極に蓄積された信号電荷量が電子
数で２５００個以下であることを特徴とする請求項１〜
４のいずれかに記載の半導体記憶装置。
【請求項９】第１の電極に蓄積された信号電荷量が電子
数で９０個以下であることを特徴とする請求項１〜４の
いずれかに記載の半導体記憶装置。
【請求項１０】第１の電極に蓄積された信号電荷量が電
子数で１個であることを特徴とする請求項１〜４のいず
れかに記載の半導体記憶装置。
【請求項１１】半導体基板上に形成された複数の信号電
荷蓄積容量と、この信号電荷蓄積容量に接続された選択
スイッチと、この選択スイッチに接続された信号読み出
し線と、この信号読み出し線に接続されたセンスアンプ
とからなる半導体記憶装置において、前記選択スイッチをオンした際に前記信号電荷蓄積容量
に蓄積された異なる信号により前記選択スイッチに発生
する電圧の差が、ｋＴ／ｑ（室温では約２５ｍＶ）の３
倍以下であることを特徴とする半導体記憶装置。
【請求項１２】前記選択スイッチをオンした際に前記信
号電荷蓄積容量に蓄積された異なる信号により前記選択
スイッチに発生する電圧の差が、ｋＴ／ｑ（室温では約
２５ｍＶ）以下であることを特徴とする請求項１１記載
の半導体記憶装置。