JPH05334870A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05334870A JPH05334870A JP4141304A JP14130492A JPH05334870A JP H05334870 A JPH05334870 A JP H05334870A JP 4141304 A JP4141304 A JP 4141304A JP 14130492 A JP14130492 A JP 14130492A JP H05334870 A JPH05334870 A JP H05334870A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- plate
- semiconductor memory
- change
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 半導体記憶装置の接合リーク等による蓄積電
極電荷の消失に起因した誤動作を抑制し、保持特性の改
善、及びリフレッシュサイクルの長時間化を可能とす
る。 【構成】 リフレッシュ動作後プレート電極５の電位を
時間経過と共に上昇させるプレート電位制御回路１０を
有することにより、ＶCC電位が書き込まれたセルノード
６の電位がリーク電流（主に接合リーク）により低下す
るのを、セルノード６とプレート電極５の結合容量を利
用して補償する。 【効果】 保持特性の向上と、リフレッシュサイクルの
長時間化を可能にする。
極電荷の消失に起因した誤動作を抑制し、保持特性の改
善、及びリフレッシュサイクルの長時間化を可能とす
る。 【構成】 リフレッシュ動作後プレート電極５の電位を
時間経過と共に上昇させるプレート電位制御回路１０を
有することにより、ＶCC電位が書き込まれたセルノード
６の電位がリーク電流（主に接合リーク）により低下す
るのを、セルノード６とプレート電極５の結合容量を利
用して補償する。 【効果】 保持特性の向上と、リフレッシュサイクルの
長時間化を可能にする。
Description
【０００１】
【産業上の利用分野】本発明は良好な保持特性を有し、
リフレッシュサイクルの長時間化を可能にする半導体記
憶装置に関するものである。
リフレッシュサイクルの長時間化を可能にする半導体記
憶装置に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置としては、例えば
１９８３年ＩＥＥＥ ＩＳＳＣＣ、Digest of Technical
Papers第２２８ページ及び２２９ページに示されてい
る。図７はこの従来の半導体記憶装置の１トランジスタ
＋１容量形記憶セル回路図を、また図８はスタック形容
量セルの断面模式図を示す。図７,図８に於て、４は電
荷により情報を記憶する情報記憶用容量素子、３はスイ
ッチングトランジスタ、１はスイッチングトランジスタ
３をオン・オフするためのワード線、２は情報記憶用容
量素子４と電荷をやり取りするためのビット線、５は基
準電位に接続されたプレート電極層、７はスイッチング
トランジスタ３の片方の電極に接続されたノード電極
層、８は絶縁膜である。
１９８３年ＩＥＥＥ ＩＳＳＣＣ、Digest of Technical
Papers第２２８ページ及び２２９ページに示されてい
る。図７はこの従来の半導体記憶装置の１トランジスタ
＋１容量形記憶セル回路図を、また図８はスタック形容
量セルの断面模式図を示す。図７,図８に於て、４は電
荷により情報を記憶する情報記憶用容量素子、３はスイ
ッチングトランジスタ、１はスイッチングトランジスタ
３をオン・オフするためのワード線、２は情報記憶用容
量素子４と電荷をやり取りするためのビット線、５は基
準電位に接続されたプレート電極層、７はスイッチング
トランジスタ３の片方の電極に接続されたノード電極
層、８は絶縁膜である。
【０００３】以上のように構成された従来の半導体記憶
装置においては、書き込みは、ワード線１を高電位（通
常、ブートストラップ技術により電源電圧よりもスイッ
チングトランジスタ３の閾値電圧分以上高い電圧を用い
る）にして、スイッチングトランジスタ３を導通させビ
ット線２の電位を電源（ＶDD）または、グランド（ＶS
S）にすることにより、情報記憶用容量素子４のノード
をこれらの電位に設定する。こうした後にワード線１を
グランド電位におとして、スイッチングトランジスタ３
をオフ状態にして情報記憶用容量素子４に蓄えられた電
荷として、記憶を保持する。一方読み出しは、あらかじ
め、ビット線２を一定の電位（ＶDD／２など）に設定
（プリチャージ）した後、高インピーダンスの状態に保
ち、ワード線１を高電位にあげスイッチングトランジス
タをオン状態にすることにより、ノードとビット線２の
間で電荷の再分布が行われ、この際のビット線の電位変
化を検出・増幅することにより読みだしを行う。ビット
線の電位変化すなわち、信号の大きさはビット線容量Ｃ
Bと容量素子４の容量Ｃsの比により決まり、この比は大
きい方が望ましい。しかしながら記憶密度を高めるため
には情報記憶用容量素子の大きさは小さくする必要があ
り、そのためには容量絶縁膜層６の膜厚を薄くする必要
がある。薄膜化は、電界強度の増加によるトンネル電流
の増大や耐圧劣化をもたらす。この限界を大幅に緩和さ
せた技術としてＶDD／２技術がある。これは、プレート
電極層５に接続される基準電位をＶDD／２とすることに
よりノード電極層の電位がＶDDまたはＶSSいずれであっ
ても絶縁膜層に印加される電界は±（１／２）ＶDD／ｔ
oxとなり、基準電位をＶDDやＶSSにとった場合に比べ、
電界を１／２に緩和したことになる。近年さらに高集積
化を行う目的で、情報記憶用容量素子４を小さくするた
め、容量絶縁膜層６として従来の酸化珪素膜にかえて誘
電率の高い酸化珪素−窒化珪素−酸化珪素膜からなるＯ
ＮＯ膜や、酸化珪素−窒化珪素膜からなるＯＮ膜等が用
いられるようになってきた。しかしながら、蓄積電極４
に蓄えられた電荷は、これが接続された拡散層（スイッ
チング素子３として半導体基板内に形成されたＭＯＳＦ
ＥＴの片側の拡散層電極）の基板との接合リークの影響
を受け、書き込まれた電位がＶDDかＶSSかに関わらず蓄
積電極の電位が下がる（基板電位に引っ張られる）方向
に経時変化する。図９は、この様子を示した図で、ＶDD
書き込みセル電位２２及び、ＶSS書き込みセル電位２３
共時間と伴に基板電位２４に向かって減少する。このた
めやがてＶDDが書き込まれた方の蓄積電極の電位２２は
ビット線のプリチャージ電位２１に対し充分な読みだし
電位の確保が困難になり、ついにはデータ反転点２６で
でプリチャージ電位と交差しデータが反転してしまう。
このため、各メモリセルはこのような事態になる前に、
一定間隔でリフレッシュ動作を行い減少した電極の電位
を再設定する必要がある。
装置においては、書き込みは、ワード線１を高電位（通
常、ブートストラップ技術により電源電圧よりもスイッ
チングトランジスタ３の閾値電圧分以上高い電圧を用い
る）にして、スイッチングトランジスタ３を導通させビ
ット線２の電位を電源（ＶDD）または、グランド（ＶS
S）にすることにより、情報記憶用容量素子４のノード
をこれらの電位に設定する。こうした後にワード線１を
グランド電位におとして、スイッチングトランジスタ３
をオフ状態にして情報記憶用容量素子４に蓄えられた電
荷として、記憶を保持する。一方読み出しは、あらかじ
め、ビット線２を一定の電位（ＶDD／２など）に設定
（プリチャージ）した後、高インピーダンスの状態に保
ち、ワード線１を高電位にあげスイッチングトランジス
タをオン状態にすることにより、ノードとビット線２の
間で電荷の再分布が行われ、この際のビット線の電位変
化を検出・増幅することにより読みだしを行う。ビット
線の電位変化すなわち、信号の大きさはビット線容量Ｃ
Bと容量素子４の容量Ｃsの比により決まり、この比は大
きい方が望ましい。しかしながら記憶密度を高めるため
には情報記憶用容量素子の大きさは小さくする必要があ
り、そのためには容量絶縁膜層６の膜厚を薄くする必要
がある。薄膜化は、電界強度の増加によるトンネル電流
の増大や耐圧劣化をもたらす。この限界を大幅に緩和さ
せた技術としてＶDD／２技術がある。これは、プレート
電極層５に接続される基準電位をＶDD／２とすることに
よりノード電極層の電位がＶDDまたはＶSSいずれであっ
ても絶縁膜層に印加される電界は±（１／２）ＶDD／ｔ
oxとなり、基準電位をＶDDやＶSSにとった場合に比べ、
電界を１／２に緩和したことになる。近年さらに高集積
化を行う目的で、情報記憶用容量素子４を小さくするた
め、容量絶縁膜層６として従来の酸化珪素膜にかえて誘
電率の高い酸化珪素−窒化珪素−酸化珪素膜からなるＯ
ＮＯ膜や、酸化珪素−窒化珪素膜からなるＯＮ膜等が用
いられるようになってきた。しかしながら、蓄積電極４
に蓄えられた電荷は、これが接続された拡散層（スイッ
チング素子３として半導体基板内に形成されたＭＯＳＦ
ＥＴの片側の拡散層電極）の基板との接合リークの影響
を受け、書き込まれた電位がＶDDかＶSSかに関わらず蓄
積電極の電位が下がる（基板電位に引っ張られる）方向
に経時変化する。図９は、この様子を示した図で、ＶDD
書き込みセル電位２２及び、ＶSS書き込みセル電位２３
共時間と伴に基板電位２４に向かって減少する。このた
めやがてＶDDが書き込まれた方の蓄積電極の電位２２は
ビット線のプリチャージ電位２１に対し充分な読みだし
電位の確保が困難になり、ついにはデータ反転点２６で
でプリチャージ電位と交差しデータが反転してしまう。
このため、各メモリセルはこのような事態になる前に、
一定間隔でリフレッシュ動作を行い減少した電極の電位
を再設定する必要がある。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、接合リークによりＶSS電位が書き込まれ
た蓄積電極は時間とともにビット線プリチャージ電位と
の電位差が広がるのに対し、ＶDD電位が書き込まれた蓄
積電極は時間とともにビット線プリチャージ電位との電
位差が小さくなるので、ＶSS書き込み電位とＶDD書き込
み電位との電位差が充分あるにも関わらずビット線プリ
チャージ電位との電位差が取れないため、これにより保
持時間が制限されるという問題点を有していた。
うな構成では、接合リークによりＶSS電位が書き込まれ
た蓄積電極は時間とともにビット線プリチャージ電位と
の電位差が広がるのに対し、ＶDD電位が書き込まれた蓄
積電極は時間とともにビット線プリチャージ電位との電
位差が小さくなるので、ＶSS書き込み電位とＶDD書き込
み電位との電位差が充分あるにも関わらずビット線プリ
チャージ電位との電位差が取れないため、これにより保
持時間が制限されるという問題点を有していた。
【０００５】本発明は上記問題点に鑑み、プレート電位
を上昇させることによりこれと容量結合している蓄積電
極の電位を引き上げてやることによりＶDD書き込みセル
電位もＶSS書き込みセル電位も常にプリチャージ電位
（基準電位）に対して最善の読みだし電位が確保できる
ようにし、良好な保持特性を有する半導体記憶装置を提
供するものである。
を上昇させることによりこれと容量結合している蓄積電
極の電位を引き上げてやることによりＶDD書き込みセル
電位もＶSS書き込みセル電位も常にプリチャージ電位
（基準電位）に対して最善の読みだし電位が確保できる
ようにし、良好な保持特性を有する半導体記憶装置を提
供するものである。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体記憶装置は、リフレッシュ動作後プ
レート電位を時間と共に変化させる回路を備えたもので
ある。
めに本発明の半導体記憶装置は、リフレッシュ動作後プ
レート電位を時間と共に変化させる回路を備えたもので
ある。
【０００７】
【作用】本発明は上記した構成によって、主に接合リー
クによりセルノードの電位が時間とともに負電位の方向
にシフトするのをプレート電位を上昇させることによっ
てこれと容量結合したセルの電位を補償し、書き込み電
位の極性に関わらず常にプリチャージ電位に対して最大
の読みだし電位の確保をし、より長い保持特性を実現す
ることが可能となる。
クによりセルノードの電位が時間とともに負電位の方向
にシフトするのをプレート電位を上昇させることによっ
てこれと容量結合したセルの電位を補償し、書き込み電
位の極性に関わらず常にプリチャージ電位に対して最大
の読みだし電位の確保をし、より長い保持特性を実現す
ることが可能となる。
【０００８】
【実施例】以下本発明の一実施例の半導体記憶装置につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【０００９】（実施例１）図１は本発明の実施例におけ
る半導体記憶装置の構成を示す回路図である。図１にお
いて、１はワード線、２ａ,２ｂはそれぞれビット線及
び比較用ビット線、３はスイッチングトランジスタ、４
は情報記憶用容量素子、５はプレート電極を示す。ま
た、１０はＶｐｒｅｆを出力するプレート電位制御回
路、１１はビット線２ａと比較用ビット線２ｂの電位を
比較・増幅するセンスアンプ回路、１２はプレート電位
制御回路１０からの出力Ｖｐｒｅｆをインピーダンス変
換してプレート電位を出力するインピーダンス変換回路
を示す。
る半導体記憶装置の構成を示す回路図である。図１にお
いて、１はワード線、２ａ,２ｂはそれぞれビット線及
び比較用ビット線、３はスイッチングトランジスタ、４
は情報記憶用容量素子、５はプレート電極を示す。ま
た、１０はＶｐｒｅｆを出力するプレート電位制御回
路、１１はビット線２ａと比較用ビット線２ｂの電位を
比較・増幅するセンスアンプ回路、１２はプレート電位
制御回路１０からの出力Ｖｐｒｅｆをインピーダンス変
換してプレート電位を出力するインピーダンス変換回路
を示す。
【００１０】以上のように構成された半導体記憶装置に
ついて、以下図１及び図２を用いてその動作を説明す
る。
ついて、以下図１及び図２を用いてその動作を説明す
る。
【００１１】まず図２は各電極の電位の経時変化を示す
ものであって、リフレッシュ動作終了直後からの電位の
経時変化を示す。本来、従来例で図９を用いて説明した
ように、ＶCC書き込みセル電位２２、ＶSS書き込みセル
電位２３ともに基板バイアス電位２４に向かって減少す
る。これを本実施例ではプレート電極５の電位を時間変
化と共に上昇させることにより、プレート電極５と容量
結合したメモリセルノード７の電位を引き上げプリチャ
ージ電位との電位差を確保する。本実施例では、プリチ
ャージ電位は１／２・Ｖｃｃとする。セルノード７のプ
レート電極５との容量結合係数（カップリング・ゲイ
ン）は、ほとんど１と見なせるので、プレート電極電位
を上昇させた分だけセルノード電位も上昇すると考えら
れる。ここで、セルノードのプレート電極との容量結合
係数とは、セルノード６の全容量に占めるプレート電極
との容量の比を表す。
ものであって、リフレッシュ動作終了直後からの電位の
経時変化を示す。本来、従来例で図９を用いて説明した
ように、ＶCC書き込みセル電位２２、ＶSS書き込みセル
電位２３ともに基板バイアス電位２４に向かって減少す
る。これを本実施例ではプレート電極５の電位を時間変
化と共に上昇させることにより、プレート電極５と容量
結合したメモリセルノード７の電位を引き上げプリチャ
ージ電位との電位差を確保する。本実施例では、プリチ
ャージ電位は１／２・Ｖｃｃとする。セルノード７のプ
レート電極５との容量結合係数（カップリング・ゲイ
ン）は、ほとんど１と見なせるので、プレート電極電位
を上昇させた分だけセルノード電位も上昇すると考えら
れる。ここで、セルノードのプレート電極との容量結合
係数とは、セルノード６の全容量に占めるプレート電極
との容量の比を表す。
【００１２】しかしながらプレート電極電圧はいつまで
も上げ続ける事は、実際上不可能であるので、ある時点
で元の電位に戻す必要がある。通常リフレッシュ動作前
に戻すのがもっとも適当と考えられる。この時図３に示
すように、各ノード電極の電位も再びプレート電位に連
動して引き下げられる。そこで、リフレッシュサイクル
時には、プリチャージ電位をこれに合わせて下げてやる
必要がある。セルノードへの書き込み電位はプリチャー
ジ電位とは無関係に行えるため、リフレッシュサイクル
後は、再びプレート電位を時間とともに上昇させて保持
特性の向上を図る。
も上げ続ける事は、実際上不可能であるので、ある時点
で元の電位に戻す必要がある。通常リフレッシュ動作前
に戻すのがもっとも適当と考えられる。この時図３に示
すように、各ノード電極の電位も再びプレート電位に連
動して引き下げられる。そこで、リフレッシュサイクル
時には、プリチャージ電位をこれに合わせて下げてやる
必要がある。セルノードへの書き込み電位はプリチャー
ジ電位とは無関係に行えるため、リフレッシュサイクル
後は、再びプレート電位を時間とともに上昇させて保持
特性の向上を図る。
【００１３】プレート電位制御回路１０としては、例え
ば図４に示したような回路が考えられる。図４中電位反
転回路４１としては図５に示したような回路が考えられ
る。図４の回路は、ロウ書き込みセルリーク評価部４２
とハイ書き込みセルリーク評価部４３とからなり、これ
らのプレート電極５が互いに接続されている。セルリー
ク評価部４２、４３はそれぞれ同数のメモリセル９から
構成されていて、リフレッシュ動作中にプレート初期電
位Ｖｐ０（プレート初期電圧）４４の元で書き込まれ、
リフレッシュ動作完了と共にＭＯＳＦＥＴ４５がオフし
プレート電位はフローティングになる。セルノード電極
７の電位は書き込み完了と共にリーク電流により低下す
る。ロウ書き込み側のセルノードはリーク電流をＩll、
セル容量をＣsとすると、時間ｔの間にＩll・ｔ／Ｃsだ
け低下する。また、ハイ書き込み側のセルもまたリーク
電流をＩlh、セル容量をＣsとすると、時間ｔの間にＩl
h・ｔ／Ｃsだけ低下する。プレート電極５も、ＭＯＳＦ
ＥＴ４５がオフしておりフローティング状態になってい
るためセルノードとのカップリングにより低下し、その
電位の低下はプレート電極がお互いに接続されているた
め平均化され（Ｉll＋Ｉlh）・ｔ／２Ｃｓとなる。ま
た、プレート電極の電位は初期電位がＶｐ０なので、Ｖ
ｐ０−（Ｉll＋Ｉlh）・ｔ／２Ｃｓとなる。図５の電位
反転回路は図４のプレート電位制御回路のプレート５の
電位のプレート初期電圧Ｖｐ０との差をＶｐ０を基準に
反転して出力する。電位制御回路のプレート５の電位の
プレート初期電圧Ｖｐ０との差をΔＶｐとすると、プレ
ート電圧制御回路１０の出力電圧は−（Ｒ2Ｒ4／Ｒ1Ｒ
3）・ΔＶｐで表される。この抵抗Ｒ1〜Ｒ4を調節する
ことにより、セルノード６のプレート電極５との容量結
合係数によるずれの補正や、プレート電圧制御回路１０
と実際のセルのプレート電圧との違いによるずれの補正
を行うことが出来る。
ば図４に示したような回路が考えられる。図４中電位反
転回路４１としては図５に示したような回路が考えられ
る。図４の回路は、ロウ書き込みセルリーク評価部４２
とハイ書き込みセルリーク評価部４３とからなり、これ
らのプレート電極５が互いに接続されている。セルリー
ク評価部４２、４３はそれぞれ同数のメモリセル９から
構成されていて、リフレッシュ動作中にプレート初期電
位Ｖｐ０（プレート初期電圧）４４の元で書き込まれ、
リフレッシュ動作完了と共にＭＯＳＦＥＴ４５がオフし
プレート電位はフローティングになる。セルノード電極
７の電位は書き込み完了と共にリーク電流により低下す
る。ロウ書き込み側のセルノードはリーク電流をＩll、
セル容量をＣsとすると、時間ｔの間にＩll・ｔ／Ｃsだ
け低下する。また、ハイ書き込み側のセルもまたリーク
電流をＩlh、セル容量をＣsとすると、時間ｔの間にＩl
h・ｔ／Ｃsだけ低下する。プレート電極５も、ＭＯＳＦ
ＥＴ４５がオフしておりフローティング状態になってい
るためセルノードとのカップリングにより低下し、その
電位の低下はプレート電極がお互いに接続されているた
め平均化され（Ｉll＋Ｉlh）・ｔ／２Ｃｓとなる。ま
た、プレート電極の電位は初期電位がＶｐ０なので、Ｖ
ｐ０−（Ｉll＋Ｉlh）・ｔ／２Ｃｓとなる。図５の電位
反転回路は図４のプレート電位制御回路のプレート５の
電位のプレート初期電圧Ｖｐ０との差をＶｐ０を基準に
反転して出力する。電位制御回路のプレート５の電位の
プレート初期電圧Ｖｐ０との差をΔＶｐとすると、プレ
ート電圧制御回路１０の出力電圧は−（Ｒ2Ｒ4／Ｒ1Ｒ
3）・ΔＶｐで表される。この抵抗Ｒ1〜Ｒ4を調節する
ことにより、セルノード６のプレート電極５との容量結
合係数によるずれの補正や、プレート電圧制御回路１０
と実際のセルのプレート電圧との違いによるずれの補正
を行うことが出来る。
【００１４】以上のように本実施例によれば、プリチャ
ージ電位２１がちょうど１／２・Ｖｃｃとしたまま保持
特性の向上が図れるため、読みだし動作完了後、ビット
線２ａ及びビット線２ｂを短絡させるだけで、再びビッ
ト線２ａとビット線２ｂをプリチャージ電位にすること
ができる。
ージ電位２１がちょうど１／２・Ｖｃｃとしたまま保持
特性の向上が図れるため、読みだし動作完了後、ビット
線２ａ及びビット線２ｂを短絡させるだけで、再びビッ
ト線２ａとビット線２ｂをプリチャージ電位にすること
ができる。
【００１５】また図６に示したメモリセル内ＭＯＳＦＥ
Ｔ３の接合リーク電流特性図からも分かるように、アバ
ランシェ・ブレークダウンの起こる領域までの区間で
は、接合にかかる電圧が高いほどリーク電流の増加量が
減少する傾向がある。これは、リーク電流が空乏層内の
欠陥準位を介して発生する発生電流が多くを占めている
ためで、空乏層の伸びが電圧に比例しないで飽和傾向を
示すためである。リーク電流の多くを発生電流が占めて
いる事は、リーク電流の活性化エネルギーが０.５５ｅ
Ｖ前後であることからも分かる。図６のＡ,Ｂは各々従
来及び本実施例のＶｃｃ電位書き込みセル電位とＶｓｓ
電位書き込みセル電位のリーク電流差を示し、本実施例
はこの点に於て更に改善される。
Ｔ３の接合リーク電流特性図からも分かるように、アバ
ランシェ・ブレークダウンの起こる領域までの区間で
は、接合にかかる電圧が高いほどリーク電流の増加量が
減少する傾向がある。これは、リーク電流が空乏層内の
欠陥準位を介して発生する発生電流が多くを占めている
ためで、空乏層の伸びが電圧に比例しないで飽和傾向を
示すためである。リーク電流の多くを発生電流が占めて
いる事は、リーク電流の活性化エネルギーが０.５５ｅ
Ｖ前後であることからも分かる。図６のＡ,Ｂは各々従
来及び本実施例のＶｃｃ電位書き込みセル電位とＶｓｓ
電位書き込みセル電位のリーク電流差を示し、本実施例
はこの点に於て更に改善される。
【００１６】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。図１０は本発明の
第２の実施例を示す半導体記憶装置の動作説明図であ
り、リフレッシュ動作終了直後からの電位の経時変化を
示す。実施例１の説明と異なる点はロウ書き込みセルの
電位が常に書き込み完了時の電位のままとなるように、
セルノード７とプレート電極５の容量結合を利用して維
持する点である。この時プリチャージ電位は１／２・Ｖ
ｃｃより小さく設定されている。プレート電位制御回路
１０としては、例えば図１１に示したような回路が考え
られる。この回路は図４で示した回路と比べるとハイ書
き込みセルリーク評価部４３がなくなったものであり、
プレート電位の低下量はＩll・ｔ／Ｃｓとなる。又、プ
レート電極の電位は初期電位Ｖｐ０に対し、Ｖｐ０−Ｉ
ll・ｔ／Ｃｓとなる。電位反転回路部については実施例
１と全く同じでよい。
ついて図面を参照しながら説明する。図１０は本発明の
第２の実施例を示す半導体記憶装置の動作説明図であ
り、リフレッシュ動作終了直後からの電位の経時変化を
示す。実施例１の説明と異なる点はロウ書き込みセルの
電位が常に書き込み完了時の電位のままとなるように、
セルノード７とプレート電極５の容量結合を利用して維
持する点である。この時プリチャージ電位は１／２・Ｖ
ｃｃより小さく設定されている。プレート電位制御回路
１０としては、例えば図１１に示したような回路が考え
られる。この回路は図４で示した回路と比べるとハイ書
き込みセルリーク評価部４３がなくなったものであり、
プレート電位の低下量はＩll・ｔ／Ｃｓとなる。又、プ
レート電極の電位は初期電位Ｖｐ０に対し、Ｖｐ０−Ｉ
ll・ｔ／Ｃｓとなる。電位反転回路部については実施例
１と全く同じでよい。
【００１７】以上のように、本実施例によればプレート
電位の変化は、ロウ書き込みセルの電位低下を維持する
だけでよく、実施例１に比べプレート電位の変化速度
は、小さくてよく、同じプレート電圧の変化範囲を考え
た場合、より長い時間リーク電流の補正を行うことが出
来る。また、プリチャージ電位２１が１／２・Ｖｃｃよ
り小さいためハイ書き込み電位に対し長い時間充分な電
圧余裕が得られるため、α線等に対する耐性の向上が望
める。
電位の変化は、ロウ書き込みセルの電位低下を維持する
だけでよく、実施例１に比べプレート電位の変化速度
は、小さくてよく、同じプレート電圧の変化範囲を考え
た場合、より長い時間リーク電流の補正を行うことが出
来る。また、プリチャージ電位２１が１／２・Ｖｃｃよ
り小さいためハイ書き込み電位に対し長い時間充分な電
圧余裕が得られるため、α線等に対する耐性の向上が望
める。
【００１８】（実施例３）以下本発明の第３の実施例に
ついて図面を参照しながら説明する。図１２は本発明の
第３の実施例を示す半導体記憶装置の動作説明図であ
り、リフレッシュ動作終了直後からの電位の経時変化を
示す。実施例１の説明と異なる点はハイ書き込みセルの
電位が常に書き込み完了時の電位のままとなるように、
セルノード７とプレート電極５の容量結合を利用して維
持する点である。この時プリチャージ電位は１／２・Ｖ
ｃｃと同じか大きく設定されている。プレート電位制御
回路１０としては、例えば図１３に示したような回路が
考えられる。この回路は図４で示した回路と比べるとロ
ウ書き込みセルリーク評価部４２がなくなったものであ
り、プレート電位の低下量はＩlh・ｔ／Ｃｓとなる。
又、プレート電極の電位は初期電位Ｖｐ０に対し、Ｖｐ
０−Ｉlh・ｔ／Ｃｓとなる。電位反転回路部については
実施例１と全く同じでよい。
ついて図面を参照しながら説明する。図１２は本発明の
第３の実施例を示す半導体記憶装置の動作説明図であ
り、リフレッシュ動作終了直後からの電位の経時変化を
示す。実施例１の説明と異なる点はハイ書き込みセルの
電位が常に書き込み完了時の電位のままとなるように、
セルノード７とプレート電極５の容量結合を利用して維
持する点である。この時プリチャージ電位は１／２・Ｖ
ｃｃと同じか大きく設定されている。プレート電位制御
回路１０としては、例えば図１３に示したような回路が
考えられる。この回路は図４で示した回路と比べるとロ
ウ書き込みセルリーク評価部４２がなくなったものであ
り、プレート電位の低下量はＩlh・ｔ／Ｃｓとなる。
又、プレート電極の電位は初期電位Ｖｐ０に対し、Ｖｐ
０−Ｉlh・ｔ／Ｃｓとなる。電位反転回路部については
実施例１と全く同じでよい。
【００１９】以上のように本実施例によれば、実施例２
と同様の効果を有すると共に、図６の接合リークの電圧
依存性のなかでハイ書き込みとロウ書き込みのセルノー
ドのリーク電流の差（Ｃ）が最も小さい領域で電荷保持
を行うことができるため、最も長い時間電荷保持を行う
ことができる。
と同様の効果を有すると共に、図６の接合リークの電圧
依存性のなかでハイ書き込みとロウ書き込みのセルノー
ドのリーク電流の差（Ｃ）が最も小さい領域で電荷保持
を行うことができるため、最も長い時間電荷保持を行う
ことができる。
【００２０】
【発明の効果】以上のように本発明はリフレッシュ動作
後にプレート電位を時間と共に変化させる回路を設ける
ことにより、良好な保持特性を有し、リフレッシュサイ
クルの長時間化を可能にすることができる。
後にプレート電位を時間と共に変化させる回路を設ける
ことにより、良好な保持特性を有し、リフレッシュサイ
クルの長時間化を可能にすることができる。
【図１】本発明の第１の実施例における半導体記憶装置
の構成を示す回路図
の構成を示す回路図
【図２】同実施例における動作説明のための各電極電位
の経時変化を示す図
の経時変化を示す図
【図３】同実施例におけるリフレッシュ動作前後に於け
る各電極電位の経時変化を示す図
る各電極電位の経時変化を示す図
【図４】同実施例におけるプレート電位制御回路の回路
図
図
【図５】同実施例における電位反転回路の回路図
【図６】ＭＯＳＦＥＴ拡散層の接合リーク電流特性図
【図７】従来例に於ける動作説明のための半導体記憶装
置の記憶素子部の回路図
置の記憶素子部の回路図
【図８】従来例に於ける動作説明のためのスタック型容
量セルの断面模式図
量セルの断面模式図
【図９】従来例に於ける各電極電位の経時変化を示す図
【図１０】本発明の第２の実施例におけるリフレッシュ
動作終了直後からの電位の経時変化を示す図
動作終了直後からの電位の経時変化を示す図
【図１１】同実施例におけるプレート電位制御回路の回
路図
路図
【図１２】本発明の第３の実施例におけるリフレッシュ
動作終了直後からの電位の経時変化を示す図
動作終了直後からの電位の経時変化を示す図
【図１３】同実施例におけるプレート電位制御回路の回
路図
路図
１ ワード線 ２ ビット線 ３ スイッチング素子 ４ メモリセル容量 ５ プレート電極 ６ 容量絶縁膜 ７ セルノード電極 ９ メモリセル １０ プレート電位制御回路 １１ センスアンプ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４９１ 8728−4Ｍ 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｕ
Claims (6)
- 【請求項１】リフレッシュ動作後プレート電位を時間と
共に変化させる回路を備えたことを特徴とする半導体記
憶装置。 - 【請求項２】リフレッシュ動作後のプレート電位の変化
が正方向であることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】リフレッシュ動作後のプレート電位の変化
がハイ書き込み、及びロウ書き込みされたセルノード電
位の変化がそれぞれ符号が逆で絶対値が等しくなるよう
機能することを特徴とする請求項１記載の半導体記憶装
置装置。 - 【請求項４】リフレッシュ動作後のプレート電位の変化
が、ハイ書き込みされたセルノードのリーク電流をＩl
h、ロウ書き込みされたセルノードのリーク電流をＩl
l、蓄積電極容量をＣｓとしたとき、（Ｉlh＋Ｉll）／
Ｃｓ（Ｖ／秒）の速度で次のリフレッシュ動作までの間
変化することを特徴とする請求項１記載の半導体記憶装
置装置。 - 【請求項５】リフレッシュ動作後のプレート電位の変化
がロウ書き込みされたセルノードの電位が時間変化しな
い様に補正をかけることを特徴とする請求項１記載の半
導体記憶装置装置。 - 【請求項６】リフレッシュ動作後のプレート電位の変化
がハイ書き込みされたセルノードの電位が時間変化しな
い様に補正をかけることを特徴とする請求項１記載の半
導体記憶装置装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141304A JPH05334870A (ja) | 1992-06-02 | 1992-06-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141304A JPH05334870A (ja) | 1992-06-02 | 1992-06-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334870A true JPH05334870A (ja) | 1993-12-17 |
Family
ID=15288779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4141304A Pending JPH05334870A (ja) | 1992-06-02 | 1992-06-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6143236A (en) * | 1994-02-09 | 2000-11-07 | Radius Engineering, Inc. | Method for manufacturing composite shafts with injection molded, rigidized bladder with varying wall thickness |
| JP2008522346A (ja) * | 2004-12-03 | 2008-06-26 | マイクロン テクノロジー，インコーポレイテッド | ダイナミックランダムアクセスメモリデバイスの拡張リフレッシュ期間中の電力消費を低減させるためのシステムおよび方法 |
-
1992
- 1992-06-02 JP JP4141304A patent/JPH05334870A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6143236A (en) * | 1994-02-09 | 2000-11-07 | Radius Engineering, Inc. | Method for manufacturing composite shafts with injection molded, rigidized bladder with varying wall thickness |
| JP2008522346A (ja) * | 2004-12-03 | 2008-06-26 | マイクロン テクノロジー，インコーポレイテッド | ダイナミックランダムアクセスメモリデバイスの拡張リフレッシュ期間中の電力消費を低減させるためのシステムおよび方法 |
| US7995415B2 (en) | 2004-12-03 | 2011-08-09 | Micron Technology, Inc. | System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4636981A (en) | Semiconductor memory device having a voltage push-up circuit | |
| JP2929430B2 (ja) | キャパシタがないｄｒａｍおよびその製造方法 | |
| JPH088339B2 (ja) | 半導体メモリ | |
| US7265412B2 (en) | Semiconductor memory device having memory cells requiring no refresh operation | |
| JP2000113683A (ja) | 半導体装置 | |
| JPS6233672B2 (ja) | ||
| US6201730B1 (en) | Sensing of memory cell via a plateline | |
| US4037243A (en) | Semi conductor memory cell utilizing sensing of variations in PN junction current conrolled by stored data | |
| US5463235A (en) | Semiconductor memory comprising a memory cell without a transistor | |
| US5219779A (en) | Memory cell for dynamic random access memory | |
| US6404667B1 (en) | 2T-1C ferroelectric random access memory and operation method thereof | |
| JPH07176184A (ja) | 半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法 | |
| US5835403A (en) | Multiplication of storage capacitance in memory cells by using the Miller effect | |
| US4542481A (en) | One-device random access memory cell having enhanced capacitance | |
| JPH0897307A (ja) | 半導体記憶装置 | |
| JPH05334870A (ja) | 半導体記憶装置 | |
| US5995410A (en) | Multiplication of storage capacitance in memory cells by using the Miller effect | |
| US6452830B2 (en) | Memory configuration including a plurality of resistive ferroelectric memory cells | |
| US4712123A (en) | Dynamic memory device | |
| US5563434A (en) | Semiconductor memory device having capacitor of thin film transistor structure | |
| JPS6032981B2 (ja) | ２進記憶装置 | |
| JPH1092954A (ja) | 半導体記憶装置 | |
| JPH0415556B2 (ja) | ||
| JPH0152835B2 (ja) | ||
| JPH0590540A (ja) | 半導体記憶装置 |