JP2008522346A - ダイナミックランダムアクセスメモリデバイスの拡張リフレッシュ期間中の電力消費を低減させるためのシステムおよび方法 - Google Patents
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Abstract
Description
Claims (32)
- 各メモリセルが、複数のメモリセルのキャパシタに共通であるセルプレートによって形成される前記メモリセルキャパシタを含む、定期的リフレッシュを必要とするメモリセルのアレイを有するダイナミックランダムアクセスメモリデバイスを動作させる方法であって、
通常動作モードにおいて、前記セルプレートを第1の電圧にバイアスする工程と、
静的リフレッシュモードにおいて、前記アレイ中のメモリセルがリフレッシュされるべきとき以外に前記セルプレートを第2の電圧にバイアスする工程と、
前記静的リフレッシュモードにおいて、前記アレイ中のメモリセルがリフレッシュされるべきときに前記セルプレートを前記第1の電圧にバイアスする工程と
を具えたことを特徴とする方法。 - 前記静的リフレッシュモードは、セルフリフレッシュモードを含むことを特徴とする請求項1記載の方法。
- 前記アレイ中のメモリセルが前記静的リフレッシュモードにおいてリフレッシュされるべきときに前記アレイ中の前記メモリセルをバーストでリフレッシュする工程をさらに具えたことを特徴とする請求項1記載の方法。
- 前記第1の電圧は、前記ダイナミックランダムアクセスメモリデバイスについての2分の1の供給電圧にほぼ等しく、前記第2の電圧は、前記ダイナミックランダムアクセスメモリデバイスについての2分の1の供給電圧よりも小さいことを特徴とする請求項1記載の方法。
- 前記通常動作モードにおいて前記アレイ中の前記メモリセルをリフレッシュする工程とをさらに具えたことを特徴とする請求項1記載の方法。
- 各メモリセルが、複数のメモリセルのキャパシタに共通であるセルプレートによって形成される前記メモリセルキャパシタを含む、定期的リフレッシュを必要とするメモリセルのアレイを有するダイナミックランダムアクセスメモリデバイスを動作させる方法であって、
通常動作モードにおいて、前記セルプレートを第1の電圧にバイアスする工程と、
前記通常モードにおける動作から静的リフレッシュモードにおける動作へと前記メモリデバイスをスイッチングした後に、前記セルプレートを第2の電圧にバイアスする工程と、
前記静的リフレッシュモードにおいて、前記アレイ中の前記メモリセルがリフレッシュされていない、リフレッシュ期間よりも実質的に長い休止期間を伴って散在される前記リフレッシュ期間中に前記アレイ中の前記メモリセルを定期的にリフレッシュする工程と、
前記静的リフレッシュモードにおいて、前記休止期間中に前記セルプレートを前記第2の電圧にバイアスする工程と、
前記静的リフレッシュモードにおいて、前記リフレッシュ期間中に前記セルプレートを前記第1の電圧にバイアスする工程と、
前記静的リフレッシュモードにおける動作から前記通常モードにおける動作へと前記メモリデバイスをスイッチングした後に、前記セルプレートを前記第1の電圧にバイアスする工程と
を具えたことを特徴とする方法。 - 前記静的リフレッシュモードは、セルフリフレッシュモードを含むことを特徴とする請求項6記載の方法。
- 前記第1の電圧は、前記ダイナミックランダムアクセスメモリデバイスについての2分の1の供給電圧にほぼ等しく、前記第2の電圧は、前記ダイナミックランダムアクセスメモリデバイスについての2分の1の供給電圧よりも小さいことを特徴とする請求項6記載の方法。
- 各メモリセルが、複数のメモリセルのキャパシタに共通であるセルプレートによって形成される前記メモリセルキャパシタを含む、定期的リフレッシュを必要とするメモリセルのアレイを有するダイナミックランダムアクセスメモリデバイスにおいて、前記メモリデバイスが通常動作モードにおいて動作しているときに前記メモリデバイスによって消費される電力に比べて、前記メモリデバイスが静的リフレッシュモードにおいて動作しているときに前記メモリデバイスによって消費される電力を低減させるためのシステムであって、
前記アレイ中の前記メモリセルが、前記通常動作モードおよび前記静的リフレッシュモードにおいてリフレッシュされるようにする制御信号を生成し、前記ダイナミックランダムアクセスメモリデバイスが前記通常動作モードにおいて動作しているとき、または前記ダイナミックランダムアクセスメモリデバイスが前記静的リフレッシュモードにおいて動作しており、リフレッシュコントローラが、前記アレイ中の前記メモリセルがリフレッシュされるようにする制御信号を生成しているときに、第1の制御信号を生成するように動作可能であり、前記ダイナミックランダムアクセスメモリデバイスが前記静的リフレッシュモードにおいて動作しており、前記リフレッシュコントローラが、前記アレイ中の前記メモリセルがリフレッシュされるようにする制御信号を生成していないときに、第2の制御信号を生成するように動作可能である前記リフレッシュコントローラと、
リフレッシュコントローラおよび前記アレイの前記セルプレートに結合され、前記第1の制御信号に応じて通常バイアス電圧を前記セルプレートに印加し、前記第2の制御信号に応じて静的リフレッシュバイアス電圧を前記セルプレートに印加するように動作可能であるセルプレート電圧セレクタと
を具えたことを特徴とするシステム。 - 前記リフレッシュコントローラによって前記セルプレート電圧セレクタに結合される前記の第1および第2の制御信号は、相補的信号を含むことを特徴とする請求項9記載のシステム。
- 前記リフレッシュコントローラが前記第2の制御信号を生成するように動作可能である静的リフレッシュモードは、セルフリフレッシュモードを含むことを特徴とする請求項9記載のシステム。
- 前記セルプレート電圧セレクタは、
入力端子および出力端子を有し、その前記出力端子が前記セルプレートに結合されており、その入力端子に印加された電圧の大きさに比例する大きさを有する電圧をその出力端子に印加する増幅器と、
第1の電圧と第2の電圧を受け取り、前記リフレッシュコントローラから前記の第1および第2の制御信号を受け取るように結合されており、前記第1の制御信号に応じて前記増幅器の前記入力端子に前記第1の電圧を結合するように動作可能であり、前記第2の制御信号に応じて前記増幅器の前記入力端子に前記第2の電圧を結合するように動作可能であるセレクタ回路と
を具えたことを特徴とする請求項9記載のシステム。 - 前記増幅器は、1の利得を有し、そのために前記第1の電圧は、前記通常バイアス電圧にほぼ等しく、前記第2の電圧は、前記静的リフレッシュバイアス電圧にほぼ等しいことを特徴とする請求項12記載のシステム。
- 前記リフレッシュコントローラによって前記セルプレート電圧セレクタに結合された前記の第1および第2の制御信号は、相補的信号を含み、前記セレクタは、前記の第1および第2の信号によって制御され、前記の第1および第2の電圧を前記増幅器の前記入力端子にそれぞれ交互に結合するように動作可能である1対のクロス結合されたパスゲートを備えることを特徴とする請求項12記載のシステム。
- 前記通常バイアス電圧は、前記ダイナミックランダムアクセスメモリデバイスについての2分の1の供給電圧にほぼ等しく、前記静的リフレッシュバイアス電圧は、前記ダイナミックランダムアクセスメモリデバイスについての2分の1の供給電圧よりも小さいことを特徴とする請求項9記載のシステム。
- 前記リフレッシュコントローラは、前記静的リフレッシュモードにおいて、前記メモリセルがリフレッシュされた期間よりも実質的に長い休止の期間が続くバーストにおいて、前記アレイ中の前記メモリセルがリフレッシュされるようにするように制御信号を生成するように動作可能であることを特徴とする請求項9記載のシステム。
- メモリデバイスの外部アドレス端子に加えられた行アドレス信号を受け取り復号化するように動作可能な行アドレス回路と、
前記外部アドレス端子に加えられた列アドレス信号を受け取り復号化するように動作可能な列アドレス回路と、
おのおのが、前記アレイ中の複数のメモリセルのキャパシタに共通であるセルプレートによって形成される前記メモリセルキャパシタを含み、前記復号化された行アドレス信号および前記復号化された列アドレス信号によって決定されるロケーションにおいて前記アレイに書き込まれ、前記アレイから読み取られるデータを記憶するように動作可能である前記メモリセルの前記アレイと、
前記メモリデバイスの前記アレイから外部データ端子へと読取りデータ信号を結合するように動作可能な読取りデータパス回路と、
前記メモリデバイスの前記外部データ端子からの書込みデータ信号を結合し、前記書込みデータ信号を前記アレイに結合するように動作可能な書込みデータパス回路と、
前記メモリデバイスのそれぞれの外部コマンド端子に加えられる複数のコマンド信号を復号化するように動作可能であり、前記復号化されたコマンド信号に対応する制御信号を生成するように動作可能であるコマンドデコーダと、
前記コマンドデコーダおよびメモリセルの前記アレイに結合され、前記コマンドデコーダからの制御信号に応答して、通常リフレッシュモードまたは静的リフレッシュモードのいずれかにおいて動作し、前記アレイ中の前記メモリセルが、前記通常リフレッシュモードおよび前記静的リフレッシュモードにおいてリフレッシュされるようにするように動作可能であり、さらにリフレッシュコントローラが前記通常リフレッシュモードにおいて動作しているときに、または前記リフレッシュコントローラが前記静的リフレッシュモードにおいて動作しており、前記リフレッシュコントローラが前記アレイ中の前記メモリセルがリフレッシュされるようにしているときに、第1の制御信号を生成するように動作可能であり、前記リフレッシュコントローラが前記静的リフレッシュモードにおいて動作しており、前記リフレッシュコントローラが、前記アレイ中の前記メモリセルがリフレッシュされるようにしていないときに、第2の制御信号を生成するように動作可能である前記リフレッシュコントローラと、
リフレッシュコントローラおよびメモリセルの前記アレイの前記セルプレートに結合され、前記第1の制御信号に応じて通常バイアス電圧を前記セルプレートに印加し、前記第2の制御信号に応じて静的リフレッシュバイアス電圧を前記セルプレートに印加するように動作可能であるセルプレート電圧セレクタと
を具えたことを特徴とするダイナミックランダムアクセスメモリ(「DRAM」)デバイス。 - 前記リフレッシュコントローラによって前記セルプレート電圧セレクタに結合される前記の第1および第2の制御信号は、相補的信号を含むことを特徴とする請求項17記載のDRAMデバイス。
- 前記リフレッシュコントローラが前記第2の制御信号を生成するように動作可能である静的リフレッシュモードは、セルフリフレッシュモードを含むことを特徴とする請求項17記載のDRAMデバイス。
- 前記セルプレート電圧セレクタは、
入力端子および出力端子を有し、その前記出力端子が前記セルプレートに結合されており、その入力端子に印加された電圧の大きさに比例する大きさを有する電圧をその出力端子に印加する増幅器と、
第1の電圧と第2の電圧を受け取り、前記リフレッシュコントローラから前記の第1および第2の制御信号を受け取るように結合されており、前記第1の制御信号に応じて前記増幅器の前記入力端子に前記第1の電圧を結合するように動作可能であり、前記第2の制御信号に応じて前記増幅器の前記入力端子に前記第2の電圧を結合するように動作可能であるセレクタ回路と
を具えたことを特徴とする請求項17記載のDRAMデバイス。 - 前記増幅器は、1の利得を有し、そのために前記第1の電圧は、前記通常バイアス電圧にほぼ等しく、前記第2の電圧は、前記静的リフレッシュバイアス電圧にほぼ等しいことを特徴とする請求項20記載のDRAMデバイス。
- 前記リフレッシュコントローラによって前記セルプレート電圧セレクタに結合された前記の第1および第2の制御信号は、相補的信号を含み、前記セレクタは、前記の第1および第2の信号によって制御され、前記の第1および第2の電圧を前記増幅器の前記入力端子にそれぞれ交互に結合するように動作可能である1対のクロス結合されたパスゲートを備えることを特徴とする請求項20記載のDRAMデバイス。
- 前記通常バイアス電圧は、前記ダイナミックランダムアクセスメモリデバイスについての2分の1の供給電圧にほぼ等しく、前記静的リフレッシュバイアス電圧は、前記ダイナミックランダムアクセスメモリデバイスについての2分の1の供給電圧よりも小さいことを特徴とする請求項17記載のDRAMデバイス。
- 前記リフレッシュコントローラは、前記静的リフレッシュモードにおいて、前記メモリセルがリフレッシュされた期間よりも実質的に長い休止の期間が続くバーストにおいて、前記アレイ中の前記メモリセルがリフレッシュされるようにするように動作可能であることを特徴とする請求項17記載のDRAMデバイス。
- プロセッサバスを有するプロセッサと、
前記プロセッサバスを介して前記プロセッサに結合されて、データをコンピュータシステム中に入力することができるようになっている入力デバイスと、
前記プロセッサバスを介して前記プロセッサに結合されて、データを前記コンピュータシステムから出力することができるようになっている出力デバイスと、
前記プロセッサバスに結合されて、データを記憶することができるようになっているダイナミックランダムアクセスメモリデバイスと
を備えるプロセッサベースのシステムであって、前記ダイナミックランダムアクセスメモリデバイスは、
前記メモリデバイスの外部アドレス端子に加えられた行アドレス信号を受け取り復号化するように動作可能な行アドレス回路と、
前記外部アドレス端子に加えられた列アドレス信号を受け取り復号化するように動作可能な列アドレス回路と、
おのおのが、前記アレイ中の複数のメモリセルのキャパシタに共通であるセルプレートによって形成される前記メモリセルキャパシタを含み、前記復号化された行アドレス信号および前記復号化された列アドレス信号によって決定されるロケーションにおいて前記アレイに書き込まれ、前記アレイから読み取られるデータを記憶するように動作可能である前記メモリセルの前記アレイと、
前記メモリデバイスの前記アレイから外部データ端子へと読取りデータ信号を結合するように動作可能な読取りデータパス回路と、
前記メモリデバイスの前記外部データ端子からの書込みデータ信号を前記アレイに結合するように動作可能な書込みデータパス回路と、
前記メモリデバイスのそれぞれの外部コマンド端子に加えられる複数のコマンド信号を復号化するように動作可能であり、前記復号化されたコマンド信号に対応する制御信号を生成するように動作可能であるコマンドデコーダと、
前記コマンドデコーダおよびメモリセルの前記アレイに結合され、前記コマンドデコーダからの制御信号に応答して、通常リフレッシュモードまたは静的リフレッシュモードのいずれかにおいて動作し、前記アレイ中の前記メモリセルが、前記通常リフレッシュモードおよび前記静的リフレッシュモードにおいてリフレッシュされるようにするように動作可能であり、さらにリフレッシュコントローラが前記通常リフレッシュモードにおいて動作しているときに、または前記リフレッシュコントローラが前記静的リフレッシュモードにおいて動作しており、前記リフレッシュコントローラが前記アレイ中の前記メモリセルがリフレッシュされるようにしているときに、第1の制御信号を生成するように動作可能であり、前記リフレッシュコントローラが前記静的リフレッシュモードにおいて動作しており、前記リフレッシュコントローラが、前記アレイ中の前記メモリセルがリフレッシュされるようにしていないときに、第2の制御信号を生成するように動作可能である前記リフレッシュコントローラと、
リフレッシュコントローラおよびメモリセルの前記アレイの前記セルプレートに結合され、前記第1の制御信号に応じて通常バイアス電圧を前記セルプレートに印加し、前記第2の制御信号に応じて静的リフレッシュバイアス電圧を前記セルプレートに印加するように動作可能であるセルプレート電圧セレクタと
を具えたことを特徴とするプロセッサベースのシステム。 - 前記リフレッシュコントローラによって前記セルプレート電圧セレクタに結合される前記の第1および第2の制御信号は、相補的信号を含むことを特徴とする請求項25記載のプロセッサベースのシステム。
- 前記リフレッシュコントローラが前記第2の制御信号を生成するように動作可能である静的リフレッシュモードは、セルフリフレッシュモードを含むことを特徴とする請求項25記載のプロセッサベースのシステム。
- 前記セルプレート電圧セレクタは、
入力端子および出力端子を有し、その前記出力端子が前記セルプレートに結合されており、その入力端子に印加された電圧の大きさに比例する大きさを有する電圧をその出力端子に印加する増幅器と、
第1の電圧と第2の電圧を受け取り、前記リフレッシュコントローラから前記の第1および第2の制御信号を受け取るように結合されており、前記第1の制御信号に応じて前記増幅器の前記入力端子に前記第1の電圧を結合するように動作可能であり、前記第2の制御信号に応じて前記増幅器の前記入力端子に前記第2の電圧を結合するように動作可能であるセレクタ回路と
を具えたことを特徴とする請求項25記載のプロセッサベースのシステム。 - 前記増幅器は、1の利得を有し、そのために前記第1の電圧は、前記通常バイアス電圧にほぼ等しく、前記第2の電圧は、前記静的リフレッシュバイアス電圧にほぼ等しいことを特徴とする請求項28記載のプロセッサベースのシステム。
- 前記リフレッシュコントローラによって前記セルプレート電圧セレクタに結合された前記の第1および第2の制御信号は、相補的信号を含み、前記セレクタは、前記の第1および第2の信号によって制御され、前記の第1および第2の電圧を前記増幅器の前記入力端子にそれぞれ交互に結合するように動作可能である1対のクロス結合されたパスゲートを備えることを特徴とする請求項28記載のプロセッサベースのシステム。
- 前記通常バイアス電圧は、前記ダイナミックランダムアクセスメモリデバイスについての2分の1の供給電圧にほぼ等しく、前記静的リフレッシュバイアス電圧は、前記ダイナミックランダムアクセスメモリデバイスについての2分の1の供給電圧よりも小さいことを特徴とする請求項25記載のプロセッサベースのシステム。
- 前記リフレッシュコントローラは、前記静的リフレッシュモードにおいて、前記メモリセルがリフレッシュされた期間よりも実質的に長い休止の期間が続くバーストにおいて、前記アレイ中の前記メモリセルがリフレッシュされるようにするように動作可能であることを特徴とする請求項25記載のプロセッサベースのシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/003,547 US7082073B2 (en) | 2004-12-03 | 2004-12-03 | System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices |
US11/003,547 | 2004-12-03 | ||
PCT/US2005/042420 WO2006060249A1 (en) | 2004-12-03 | 2005-11-22 | System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008522346A true JP2008522346A (ja) | 2008-06-26 |
JP4979589B2 JP4979589B2 (ja) | 2012-07-18 |
Family
ID=36565359
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007544397A Expired - Fee Related JP4979589B2 (ja) | 2004-12-03 | 2005-11-22 | ダイナミックランダムアクセスメモリデバイスの拡張リフレッシュ期間中の電力消費を低減させるためのシステムおよび方法 |
Country Status (8)
Country | Link |
---|---|
US (3) | US7082073B2 (ja) |
EP (1) | EP1828716B1 (ja) |
JP (1) | JP4979589B2 (ja) |
KR (1) | KR100887527B1 (ja) |
CN (1) | CN101069062B (ja) |
AT (1) | ATE508459T1 (ja) |
DE (1) | DE602005027898D1 (ja) |
WO (1) | WO2006060249A1 (ja) |
Families Citing this family (53)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6922367B2 (en) * | 2003-07-09 | 2005-07-26 | Micron Technology, Inc. | Data strobe synchronization circuit and method for double data rate, multi-bit writes |
US7082073B2 (en) * | 2004-12-03 | 2006-07-25 | Micron Technology, Inc. | System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices |
US7177222B2 (en) * | 2005-03-04 | 2007-02-13 | Seagate Technology Llc | Reducing power consumption in a data storage system |
US20090097301A1 (en) * | 2005-06-01 | 2009-04-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor storage apparatus and semiconductor integrated circuit incorporating the same |
US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
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US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
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DE602005027898D1 (de) | 2011-06-16 |
US7082073B2 (en) | 2006-07-25 |
JP4979589B2 (ja) | 2012-07-18 |
WO2006060249A1 (en) | 2006-06-08 |
EP1828716B1 (en) | 2011-05-04 |
KR20070091638A (ko) | 2007-09-11 |
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EP1828716A4 (en) | 2008-10-08 |
KR100887527B1 (ko) | 2009-03-09 |
EP1828716A1 (en) | 2007-09-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100622 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100922 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110701 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111027 |
|
RD13 | Notification of appointment of power of sub attorney |
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120417 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150427 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |