KR20070091638A - 동적 랜덤 액세스 메모리 디바이스의 확장된 리프레시 기간동안의 전력 소비 감축을 위한 시스템 및 방법 - Google Patents

동적 랜덤 액세스 메모리 디바이스의 확장된 리프레시 기간동안의 전력 소비 감축을 위한 시스템 및 방법 Download PDF

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Abstract

동적 랜덤 액세스 메모리('DRAM') 디바이스는 정규 리프레시 모드 또는 정적 리프레시 모드, 이를테면 자체-리프레시 모드에서 동작한다. 셀 플레이트 전압 선택기는 정규 리프레시 모드에서 그리고 메모리 셀들이 리프레시되고 있을 때 정적 리프레시 모드에서 DRAM 어레이의 셀 플레이트에 공급 전압의 반의 전압을 결합한다. 정적 리프레시 모드에서 리프레시 버스트들간에, 셀 플레이트 전압 선택기는 감소된 전압을 셀 플레이트에 결합한다. 이것은 각각의 액세스 트랜지스터의 소스/드레인과 기판간에 형성된 다이오드 접합에 걸리는 전압을 감소시킨다. 감소된 전압을 메모리 셀들의 커패시터들에 흐르는 방전 전류를 감소시켜, 요구되는 리프레시 레이트를 감소시키고 결과적으로 전력 소비를 감소시킬 수 있게 한다.
DRAM, 리프레시, 전력 소비, 메모리

Description

동적 랜덤 액세스 메모리 디바이스의 확장된 리프레시 기간 동안의 전력 소비 감축을 위한 시스템 및 방법{System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices}
관련 출원들에 대한 상호 참조
본 출원은 본 명세서에 참조로서 통합되는, 2004년 12월 3일에 출원된, SYSTEM AND METHOD FOR REDUCING POWER CONSUMPTION DURING EXTENDED REFRESH PERIODS OF DYNAMIC RANDOM ACCESS MEMORY DEVICES로 표제된, 미국 특허출원번호 제11/003,547호의 출원일에 대한 이익을 주장한다.
본 발명은 동적 랜덤 액세스 메모리 디바이스들에 관한 것으로, 특히 리프레시들간의 시간이 증가될 수 있게 확장된 리프레시 기간들 동안 메모리 셀 누설을 감소시킴으로써 전력 소비를 감소시키는 시스템 및 방법에 관한 것이다.
대부분의 배터리로 전원 공급되는 휴대 전자 디바이스들, 이를테면 랩탑 컴퓨터들, PDA들, 휴대 전화들 등은 큰 저장 용량 및 저 전력 소비를 제공하는 메모 리 디바이스들을 요구한다. 전력 소비를 감소시켜 재충전들 사이의 이러한 디바이스들의 동작시간을 늘리기 위해서, 디바이스들은 통상적으로 디바이스가 사용되지 않을 때 저-전력 모드에서 동작한다. 저-전력 모드에서, 마이크로프로세서, 연관된 제어칩들, 및 메모리 디바이스들과 같은 전자 부품들에 인가되는 공급 전압 또는 전압들은 통상적으로 당업자들이 아는 바와 같이, 부품들의 전력 소비를 낮추기 위해 감소된다. 공급 전압들이 저-전력 모드에서 전력 소비를 감소시키기 위해 가변될지라도, 메모리 디바이스들과 같은 전자 부품들에 저장된 데이터는 보존되어야 한다.
큰 저장 용량은 통상적으로 사용 가능한 저장량을 최대화하기 위해 이들 디바이스들에서 요망된다. 이러한 이유로, 통상적으로 정적 랜덤 액세스 메모리("SRAM)와 같은 다른 유형들의 메모리들 및 플래시 메모리 디바이스들과 같은 비휘발성 메모리들에 비해, 비교적 큰 저장 용량을 갖는 동적 랜덤 액세스 메모리("DRAM") 디바이스들을 이용하는 것이 바람직하다. 그러나, DRAM 디바이스들은 이들의 메모리 셀들이 데이터를 저장하는 수단 때문에 연속적으로 리프레시되어야 하는 단점이 있다. DRAM 메모리 셀들을 리프레시하는 것은 상당한 레이트로 전력을 소비하는 경향이 있다. 이 기술에 알려진 바와 같이, DRAM 메모리 셀들 각각은 한 비트의 데이터를 저장하기 위해 2 개의 전압들 중 하나로 충전되는 커패시터로 구성된다. 전하는 여러 가지 수단에 의해 커패시터로부터 누설된다. 이러한 이유로 DRAM 메모리 셀들은 이들을 원래의 전압까지 재충전함으로써 리프레시되어야 하는 것이다. 통상적으로 리프레시는 필수적으로 메모리 셀 어레이의 각 행의 메모리 셀 들로부터 데이터 비트들을 판독하고 이어서 이들 동일한 데이터 비트들을 다시 행의 동일 셀들에 기록함으로써 수행된다. 이러한 리프레시는 일반적으로 메모리 셀들에 저장된 전하가 리프레시들 사이에 과도하게 누설되지 않게 하는데 필요한 레이트로 행별 기반으로 수행된다. 메모리 셀들의 행이 레프레시될 때마다, 각 메모리 셀을 위한 한 쌍의 디지트 라인들은 상보 전압들로 전환되고 이어서 등화되는데, 이것은 현저한 양의 전력을 소비한다. 메모리 셀 어레이의 열들의 수가 메모리 용량을 증가시킴에 따라 증가하므로, 각 행을 작동시키는데 소모되는 전력도 이에 따라 증가한다.
리프레시에 의해 소모되는 전력량은 몇가지 리프레시 모드들 중 어떤 것이 활성화되었는가에 따른다. 자체 리프레시 모드는 데이터가 DRAM 디바이스로부터 판독되지 않거나 이에 기록되고 있지 않은 기간들 동안 정상적으로 활성화된다. 휴대 전자 디바이스들은 흔히 상당 기간 동안 비활성되어 있기 때문에, 자체 리프레시 동안 소비되는 전력량은 배터리 충전들 사이에 전자 디바이스가 얼마나 오래 사용될 수 있는가를 결정하는데 있어 중요한 요인일 수 있다.
임의의 리프레시 모드에서 DRAM 디바이스들을 리프레시함으로써 소비되는 전력량은 레프레시들을 수행하는데 필요한 레이트에 비례한다. DRAM 디바이스에 대해 요구되는 리프레시 레이트가 감소될 수 있다면, 리프레시 전력 소비도 또한 감소될 수 있을 것이다. 요구되는 리프레시 레이트는 메모리 셀 커패시터들로부터 전하가 누설되는 레이트에 의해 결정된다. 그러므로, 리프레시들 사이의 요구되는 시간을 증가시키려는 일부 시도들은 메모리 셀 커패시터들로부터 전하 누설의 레이트의 함 수로서 리프레시 레이트를 조정하는 것에 중점을 두었다. 예를 들면, 전하가 메모리 셀 커패시터로부터 누설되는 레이트는 온도의 함수이기 때문에, 일부 전력 절약 기술들은 온도의 함수로서 리프레시 레이트를 조정한다. 결과로, 리프레시들은 필요한 것보다 더 빈번하게 일어나지 않는다.
리프레시들 사이의 요구되는 시간을 증가시키려는 다른 시도들은 메모리 셀 커패시터들로부터 전하 누설량을 감소시키는데 중점을 두었다. 도 1을 참조하여, 전형적인 DRAM 어레이(100)의 부분은 복수의 메모리 셀들(110)을 포함하고, 그 각각은 워드라인(WL) 및 디지트 라인(DL)에 결합된다. 어레이(100) 내 메모리 셀들(110)은 워드라인이 메모리 셀들(100)의 각 행에 제공되고, 행들 및 열들로 배열된다. 워드라인들(WL)은 행 어드레스(A0-AX)에 응하는 행 디코더(112)에 결합되어 이에 의해 작동된다. 도 1에 도시된 바와 같이, DRAM 어레이(100)는 메모리 셀들(110)의 각 열에 상보 디지트 라인들(DL 및 DL*)이 제공되도록 폴딩된 디지트 라인 구조를 갖는다. 개방 디지트 라인 구조(미도시)를 갖는 메모리 어레이에서, 단일 디지트 라인(DL)은 메모리 셀들(110)의 각 열에 대한 어레이에 포함된다. 다른 디지트 라인은 인접한 어레이에 의해 제공된다. 그러나, DRAM 어레이들에 있어 문제들과 이러한 문제들을 해결하려는 종래의 시도들에 대한 다음의 논의는 폴딩된 디지트 라인 구조를 갖는 어레이들뿐만 아니라 개방 디지트 라인 구조를 갖는 어레이들에 적용될 수 있다.
어레이가 폴딩된 디지트 라인 구조를 갖거나 개방 디지트 라인 구조를 갖는지에 관계없이, 각 메모리 셀(110)은 셀 플레이트(116)와 저장 노드(118) 간에 결 합된 메모리 셀 커패시터(114)를 포함한다. 셀 플레이트는 정규로는 어레이에서의 모든 메모리 셀들(10)에 공통이며, 일반적으로 VCC/2의 전압으로 바이어스된다. 메모리 셀(110)을 포함하는 열에 대한 저장 노드(118)와 디지트 라인(DL) 사이에 액세스 트랜지스터(120)가 결합된다. 액세스 트랜지스터(120)의 게이트는 메모리 셀(110)을 포함한 행에 대한 워드라인(WL)에 결합된다. 데이터 비트가 메모리 셀(110)에 기록되어야 할 때, 일반적으로 VCC 또는 제로 볼트인 데이터 비트에 대응하는 전압이 메모리 셀(110)이 결합된 디지트 라인(DL)에 인가되고 워드라인(WL)에 인가되는 전압은 액세스 트랜지스터(120)를 턴 온 시키기 위해 하이로 구동된다. 이어서 액세스 트랜지스터는 커패시터(114)에 디지트 라인(DL)의 전압을 저장하기 위해 커패시터(114)에 디지트 라인(DL)을 결합한다. 판독 동작에 있어서, 디지트 라인(DL)은 먼저 등화전압, 일반적으로 VCC/2로 등화되고, 이어서 워드라인(WL)은 액세스 트랜지스터(120)를 턴 온 하게 하이로 구동된다. 이어서 액세스 트랜지스터(120)는 커패시터(114)에 저장된 전압에 따라 디지트 라인(DL)의 전압을 등화전압 위 또는 미만으로 약간 변경하기 위해 커패시터(114)를 디지트 라인(DL)에 결합한다. n-감지 증폭기(130) 및 p-감지 증폭기(132)는 정규로 제로 볼트의 활성 로우 NSENSE* 신호를 n-감지 증폭기(130)에 인가하고 정규로 VCC의 활성 하이 PSENSE 신호를 p-감지 증폭기(132)에 인가한 것에 응답하여 전압이 증가 또는 감소하였는지를 감지한다. NSENSE* 신호 및 PSENSE 신호는 DRAM 내 제어 회로(미도시)에 의해 공급된다. 전압 증가가 감지되었다면, p-감지 증폭기(132)는 디지트 라인(DL)을 VCC로 구동하고, 전압 감소가 감지되었다면, n-감지 증폭기(130)는 디지트 라인(DL)을 제로 볼트로 구동한다. 감지 증폭기들(130, 132)에 의해 디지트 라인(DL)에 인가되는 전압은 원래 충전되었던 전압으로 커패시터(114)를 재충전한다. 열 디코더(136)는 열 어드레스(A0-AY)에 응답하여 상보 디지트 라인들의 쌍들(DL, DL*) 중 하나를 상보 입력/출력 라인들(IO, IO*)에 결합한다.
워드라인(WL)을 활성화시키고 그 후 활성 워드라인(WL)에 대한 행의 모든 메모리 셀들(100)의 디지트 라인 전압을 감지하는 위에 기술한 메모리 판독 프로세스는 메모리 셀들(100)를 리프레시하기 위해 행해지는 것이다. 커패시터(114)의 전압이 리프레시들 사이에서 VCC로부터 과도하게 방전되었거나 또는 제로 볼트로부터 과도하게 충전되었다면, 감지 증폭기들(130, 132)이 메모리 셀 커패시터(114)가 충전되었던 전압을 정확하게 판독하는 것은 불가능할 수 있다. 결과는 데이터 리텐션(retention) 오류로서 알려진 메모리 셀(100)의 오류 판독이다.
이 기술에 알려진 바와 같이, 메모리 셀 커패시터(114)에 저장된 전하는 다양한 경로들을 통해 없어진다. 한 방전 경로는 커패시터(114) 자체의 유전체를 통한다. 또 다른 중요한 방전 경로는 트랜지스터들(120)이 턴 오프 되었을 때 커패시터들(114)을 디지트 라인들(DL)에 결합하는 액세스 트랜지스터들(120)을 통한다. 이 누설 전류는 트랜지스터들(120)의 "서브-임계" 누설 전류로서 알려져 있다. 액세스 트랜지스터들(120)의 서브-임계 누설 전류를 감소시킴으로써 커패시터(114s) 는 데이터 리텐션 오류를 피하기 위해 초기에 커패시터들(114)에 저장된 전압에 충분히 가까운 전압을 보존할 수 있게 한다. 메모리 셀 커패시터들(114)이 리프레시들간의 보다 긴 기간 동안 전하를 보존할 수 있게 액세스 트랜지스터들(120)의 서브-임계 누설을 감소시키기 위해 다양한 방법들이 사용되었다. 이들 방법들 중 일부는 워드라인이 활성이 아닐 때 음의 전압으로 워드라인들을 바이어스하거나 기판을 보다 적은 음의 전압으로 바이어스함으로써 액세스 트랜지스터(120)의 임계전압(VT)를 증가시키는 것에 의존한다.
메모리 셀 커패시터(114)에 놓인 전하를 갖고 통과하는 또 다른 경로는 액세스 트랜지스터(120)에서 기판으로 흐트러질 수 있다. 도 2를 참조하면, 전형적인 메모리 셀 액세스 트랜지스터(120)는 제 1 n-도핑된 소스/드레인 영역(142) 및 제 2 n-도핑된 소스/드레인 영역(144)를 갖는 p-형 기판(140) 내 상향을 위한 NMOS 트랜지스터이다. 제 1 n-도핑된 소스/드레인 영역(142)은 디지트 라인(DL)에 결합되고, 제 2 n-도핑된 소스/드레인 영역(144)은 메모리 셀 커패시터(114)에 결합된다. 액세스 트랜지스터(120)는 산화층(148)에 의해 기판(140)으로부터 절연된 게이트 전극(146)에 의해 형성된 게이트를 또한 포함한다. 게이트 전극(146)은 워드라인(WL)에 결합된다. 메모리 셀 커패시터 및 p-도핑된 기판(140)에 결합된 n-도핑된 소스/드레인 영역(144)은 함께 다이오드 접합(150)을 형성하고, 이것은 액세스 트랜지스터(120)와 메모리 셀 커패시터(114)와 함께 도 3에 개략적으로 도시되었다. 기판(140)은 -0.5V와 같은 통상적으로 음인 전압(VDD)으로 바이어스된다. 앞에 언급 된 바와 같이, 셀 플레이트(116)는 통상적으로 도 3에 도시된 바와 같이 이를테면 1V인 VCC/2로 바이어스된다. 그러므로, 메모리 셀 커패시터(114)가 이 예에서 2V인 VCC의 전압으로 충전될 때, 다이오드 접합(150)은 2.5V의 전압으로 역-바이어스된다. 불행히도, 다이오드 접합(150)이 역-바이어스되어도, 상당한 양의 전하가 다이오드 접합(150)을 통해 누설된다. 이 전하 누설은 메모리 셀 커패시터(114)가 리프레시됨이 없이 그 전하를 보존할 수 있는 기간을 제한한다. 그 결과, 메모리 셀 커패시터(114)는 빈번히 리프레시되어야 하고, 이에 의해 메모리 셀 커패시터(114)를 포함한 DRAM로 하여금 상당한 전력을 소비하게 한다.
그러므로, 요구되는 리프레시들간의 시간이 증가되어 DRAM 디바이스들이 보다 적은 전력을 소비할 수 있도록 다이오드 접합(150)을 통한 전하 누설을 감소시키는 기술에 대한 필요성이 있다.
어레이 내 메모리 셀들을 리프레시하는 시스템 및 방법은 정규 리프레시 모드 또는 정적 리프레시 모드, 이를테면 자체-리프레시 모드에서 리프레시가 행해지게 한다. 정규 리프레시 모드에서, 어레이용 셀 플레이트는 이를테면 공급 전압의 반인 제 1 전압으로 바이어스된다. 셀 플레이트는 또한 바람직하게는 버스트 방식으로 행해지는 메모리 셀들이 리프레시되고 있을 때 정적 리프레시 모드에서 제 1 전압으로 바이어스된다. 그러나, 셀 플레이트는 메모리 셀들이 바이어스되고 있지 않을 때 정적 리프레시 모드에서 제 2 전압으로 바이어스된다. 이 제 2 전압은 메모리 셀들을 위한 액세스 트랜지스터들의 소스/드레인과 기판간의 전압을 감소시 켜, 메모리 셀 커패시터들로부터 누설 전류를 감소시킨다. 결국, 감소된 리프레시 레이트가 달성될 수 있다.
도 1은 전형적인 DRAM 메모리 셀 어레이의 일부를 도시한 개략도이다.
도 2는 도 1의 메모리 셀 어레이에서 사용되는 전형적인 액세스 트랜지스터의 단면도이다.
도 3은 도 2의 액세스 트랜지스터에 의해 형성된 다이오드 접합을 도시한 개략도이다.
도 4는 메모리 셀 커패시터가 VCC로 충전된 도 3의 메모리 셀을 도시한 개략도이다.
도 5는 메모리 셀 커패시터가 0V로 충전된 도 3의 메모리 셀을 도시한 개략도이다.
도 6은 발명의 일 실시예에 따른 DRAM 디바이스의 블록도이다.
도 7은 도 6의 DRAM 디바이스에서 사용되는 셀 플레이트 전압 선택기를 도시한 블록도이다.
도 8은 도 7의 셀 플레이트 전압 선택기의 동작을 도시한 진리표이다.
도 9는 도 6의 DRAM 디바이스를 사용한 프로세서 기반 시스템의 블록도이다.
본 발명의 일 실시예의 동작의 원리는 액세스 트랜지스터(120), 메모리 셀 커패시터(114) 및 다이오드 접합(150)을 포함하는, 도 4에 도시한 메모리 셀(110)에 의해 예증된다. 도 4에 도시된 바와 같이, 메모리 셀 커패시터(114)는 초기에는 이 예에서 2V인 VCC로 충전된다. 앞에서 설명한 바와 같이, 이 상태는 다이오드 접합에 2.5V가 걸리게 되어 메모리 셀 커패시터(114)로부터 상당한 누설을 야기한다. 발명의 일 실시예에 따르면, 도 4에 도시된 메모리 셀(110)을 포함한 DRAM이 자체-리프레시 모드로 동작할 때, DRAM은 셀 플레이트(115)의 바이어스 전압을 이 예에서 1V 내지 0.5V로 전압 변화하는 VCC/2에서보다 작은 전압 VCC/2-ΔV으로 감소시킨다. 셀 플레이트(116)의 전압이 ΔV만큼 감소될 때, 메모리 셀 커패시터(114)의 다른 플레이트(118)의 전압도 또한 ΔV만큼 감소되며, 이 예에서는 1.5V로 전압을 감소시킨다. 그러므로 다이오드 접합(150)을 가로지르는 전압은 2.5V에서 2.0V로 감소된다. 다이오드 접합(150)을 가로지르는 전압에서 이러한 비교적 작은 감소가 메모리 셀 커패시터(114)로부터 전하가 누설되는 레이트를 현저하게 감소시킬 수 있고, 그럼으로써 요구되는 리프레시 레이트의 감소를 허용한다.
셀 플레이트 전압을 VCC에서 VCC-ΔV로 감소시키기 위해 현저한 양의 전력들을 요구하므로 이를 일반적으로 비교적 덜 빈번하게 행하는 것이 유리할 것이다. 이러한 이유로, 셀 플레이트 전압은 자체-리프레시 및 상당 기간 동안 데이터가 DRAM로부터 판독되지 않는 또는 이에 기록되지 않는 임의의 다른 정적 리프레시 모 드동안에만 감소되는 것이 바람직하다. 또한, 이 기간 동안 리프레시들은 DRAM 어레이의 부분들이 연속적으로 리프레시되는 분산모드에서가 아니라 전체 DRAM 어레이가 신속 시퀀스로 리프레시되는 버스트 모드에서 행해져야 한다. 버스트 리프레시 모드를 사용함으로써, 리프레시들 간에 상당한 시간이 존재할 것이며, 이 동안에 셀 플레이트 전압은 VCC에서 VCC-ΔV로 감소될 수 있고, 그럼으로써 셀 플레이트 전압을 감소시킴에 따라 초래되는 전력의 소비에서도 상당한 전력을 절약할 수 있다.
요구되는 리프레시 레이트는 셀 플레이트 전압을 더욱 더 감소시킴으로써 더욱 감소될 수도 있을 것이지만 이와 같이 하지 않는 이유는 메모리 셀 커패시터(114)가 초기에 0V로 충전되었던 도 5에 도시된 예를 사용하여 설명될 것이다. 그러므로, 셀 플레이트(116)에서의 전압이 1V에서 0.5V로 감소될 때, 메모리 셀 커패시터(114)의 다른 플레이트(118)의 전압은 -0.5V로 감소된다. 그러므로 다이오드 접합(150)을 가로지르는 전압은 0.5V에서 0V로 감소된다. 그러나, 셀 플레이트(116)의 전압이 더 큰 범위로 감소되었다면, 메모리 셀 커패시터(114)의 플레이트(118)의 전압은 훨씬 더 음으로 될 것이며 다이오드 접합(150)을 순방향으로 바이어스할 수 있을 것이다. 다이오드 접합(150)이 순방향으로 바이어스되고, 전류 누설은 매우 커질 것이다. 다이오드 접합(150)을 순방향으로 바이어스하는 것은 기판 전압(VDD)을 더욱 음이 되게 함으로써 방지될 수도 있을 것이지만 이렇게 하는 것은 상당한 전력을 소비할 것이며 DRAM 디바이스의 다른 부분들의 동작과 인터페 이스할 수도 있을 것이며, 기판에 저장 전압 간 전압차 및 다른 차이들을 증가시킴으로써 다른 면들에서 전하 누설을 증가시킬 수 있을 것이다. 그러므로 다이오드 접합(150)이 순방향 바이어스되지 못하게 하는 요구는 정적 리프레시 모드에서 셀 플레이트 전압이 감소될 수 있는 범위를 제한한다.
본 발명의 일 실시예에 따른 동기 DRAM("SDRAM") 디바이스(200)가 도 6에 도시되었다. SDRAM(200)은 제어 버스(206)로 수신된 하이-레벨 명령 신호들에 응답하여 SDRAM(200)의 동작을 제어하는 명령 디코더(204)를 포함한다. 이들 하이 레벨 명령 신호들은 통상적으로 메모리 제어기(도 6에 미도시)에 의해 발생되는 것으로, 클럭 인에이블 신호(CKE*), 클럭 신호(CLK), 칩 선택 신호(CS*), 기록 인에이블 신호(WE*), 행 어드레스 스트로브 신호(RAS*), 열 어드레스 스트로브 신호(CAS*), 및 데이터 마스크 신호(DQM)이며, 여기서, "*"는 활성 로우로서 신호를 나타낸다. 명령 디코더(204)는 하이 레벨 명령 신호들 각각에 의해 지정된 기능(예를 들면, 판독 또는 기록)을 수행하기 위한 하이 레벨 명령 신호들에 응답하여 일련의 명령 신호들을 발생한다. 예를 들면, 명령 디코더(204)는 SDRAM이 한 기간 동안 활성이 되지 않을 것으로 예상될 때 SDRAM을 자체-리프레시 모드에 진입하게 하는 명령을 수신 및 디코딩할 수 있다. 이들 명령 신호들, 및 이들이 이들의 각각의 기능들을 수행하는 방식은 통상적이다. 그러므로, 간결하게 하기 위해서, 이들 명령 신호들에 대한 추가 설명은 생략될 것이다.
SDRAM(200)은 어드레스 버스(214)를 통해 행 어드레스들 및 열 어드레스들을 수신하는 어드레스 레지스터(212)를 포함한다. 어드레스 버스(214)는 일반적으로 메모리 제어기(도 6에 미도시)에 적용된다. 행 어드레스는 일반적으로 먼저 어드레스 레지스터(212)에 의해 수신되고 행 어드레스 멀티플렉서(218)에 인가된다. 행 어드레스 멀티플렉서(218)는 행 어드레스의 일부를 형성하는 뱅크 어드레스 비트의 상태에 따라, 두 메모리 뱅크들(220, 222) 중 어느 하나에 연관된 다수의 성분들에 행 어드레스를 결합한다. 메모리 뱅크들(220, 222) 각각에는 행 어드레스를 저장하는 각각의 행 어드레스 래치(226)와, 행 어드레스를 디코딩하고 대응하는 신호들을 어레이들(220 또는 222) 중 하나에 인가하는 행 디코더(228)에 연관된다. 행 어드레스 멀티플렉서(218)는 또한 어레이들(220, 222) 내 메모리 셀들을 리프레시할 목적으로 행 어드레스 래치들(226)에 행 어드레스들을 결합한다. 행 어드레스들은 리프레시 제어기(232)에 의해 제어되는, 리프레시 카운터(230)에 의한 리프레시 목적으로 발생된다. 그러면 리프레시 제어기(232)는 명령 디코더(204)에 의해 제어된다.
본 발명의 일 실시예에 따르면, 리프레시 제어기(232)는 셀 플레이트 전압 선택기(234)에 결합된다. 구체적으로, 셀 플레이트 전압 선택기(234)는 회로 선택기로 하여금 정규 바이어스 전압(VN) 또는 정적 리프레시 바이어스 전압(VR)을 각 메모리 뱅크들(220, 222) 내 셀 플레이트들에 인가하게 하는 상보 제어 신호(C, C*)를 수신한다. 도 6에 도시된 실시예에서, 정규 바이어스 전압(VN)은 1V이고 정적 리프레시 바이어스 전압(VR)은 0.5V이다.
동작에서, 자체-리프레시 모드와 같은, 정적 리프레시 모드에 진입하였을 때, 리프레시 제어기(232)는 제어 신호들(C, C*)을 셀 플레이트 전압 선택기(234)에 인가하여 전압(VN)을 메모리 뱅크들(220, 222)에서의 셀 플레이트들에 결합하는 것을 중지하게 하고 대신에 전압(VR)을 셀 플레이트들에 결합하게 한다. 뱅크들(220, 222) 내 메모리 셀들의 행들 중 임의의 것의 리프레시를 개시하기에 앞서, 리프레시 제어기(232)는 제어 신호들(C, C*)을 셀 플레이트 전압 선택기(234)에 인가하여 정규 바이어스 전압(VN)을 셀 플레이트들에 결합하게 한다. 이어서 리프레시 제어기(232)는 메모리 뱅크들(220, 222) 내 모든 메모리 셀들의 버스트 리프레시를 개시한다. 그 후 리프레시 제어기(232)는 셀 플레이트 전압 선택기(234)로 하여금 다시 정적 리프레시 바이어스 전압(VR)을 메모리 뱅크들(220, 222) 내 셀 플레이트들에 결합하게 한다. 자체-리프레시 모드와 같은, 정적 리프레시 모드에서 나갈 때, 리프레시 제어기(232)는 제어 신호들(C, C*)을 셀 플레이트 전압 선택기(234)에 인가하여 정규 바이어스 전압(VN)을 메모리 뱅크들(220, 222)의 셀 플레이트들에 인가하게 한다.
행 어드레스가 어드레스 레지스터(212)에 인가되어 행 어드레스 래치들(226) 중 하나에 저장된 후에, 열 어드레스가 어드레스 레지스터(212)에 인가된다. 어드레스 레지스터(212)는 열 어드레스를 열 어드레스 래치(240)에 결합한다. SDRAM(200)의 동작 모드에 따라, 열 어드레스는 버스트 카운터(242)를 통해 열 어드레스 버퍼(244)에 결합되거나, 어드레스 레지스터(212)에 의해 출력된 열 어드레 스에서 시작하여 열 어드레스 버퍼(244)에 일련의 열 어드레스들을 인가하는 버스트 카운터(242)에 결합된다. 어느 경우이든, 열 어드레스 버퍼(244)는 열 어드레스를 열 디코더(248)에 인가한다.
어레이들(220, 222) 중 하나로부터 판독될 데이터는 각각 어레이들(220, 220) 중 하나를 위한 열 회로(254, 255)에 결합된다. 이어서 데이터는 데이터 출력 레지스터(256)를 통해 데이터 버스(258)에 결합된다.
어레이들(220, 222) 중 하나에 기록될 데이터는 데이터 버스(258)로부터 데이터 입력 레지스터(260)에 결합된다. 기록 데이터는 이들이 각각 어레이들(220, 222) 중 하나에 전송되는 열 회로(254, 255)에 결합된다. 마스크 레지스터(264)는 데이터 마스크(DM) 신호에 응답하여 이를테면 어레이들(220, 222)로부터 판독되는 데이터를 선택적으로 마스킹함으로써, 열 회로(254, 255) 내로 및 밖으로 데이터의 흐름을 선택적으로 변경한다.
도 6의 SDRAM(200)에 셀 플레이트 전압 선택기 회로(234)로서 사용될 수 있는 셀 플레이트 전압 선택기(270)의 일 실시예가 도 7에 도시된다. 셀 플레이트 전압 선택기(270)는 통과 게이트가 번갈아 활성화될 수 있도록 하는 방식으로 제어 신호들(C, C*)에 의해 제어되는 한 쌍의 통과 게이트들(272, 275)를 포함한다. 통과 게이트(272)는 VCC/2의 정규 전압(VN)을 수신하도록 결합되는 반면, 통과 게이트(274)는 VCC/4의 정적 리프레시 바이어스 전압(VR)을 수신하도록 결합된다. 도 7에 도시된 실시예에서, VCC는 2볼트이고, 따라서 VCC/2는 1V이며, VCC/4는 0.5V이다. 그러나, 다른 전압들이 사용될 수 있다. 어느 경우이든, 이들 전압들은 통상의 수단에 의해 제공된다.
통과 게이트들(272, 274)은 번갈아 VCC/2 또는 VCC/4를 전압 폴로워(voltage follower)로서 동작하도록 구성된 차동 증폭기(280)에 결합한다. 증폭기(280)의 출력은 셀 플레이트(290)에 결합된다. 잘 알려진 바와 같이, 전압 폴로워로서 구성된 증폭기(290)는 이의 비반전 입력("+")에 인가되는 전압과 동일한 전압을 출력에 인가한다. 증폭기(280)는 어떤 통과 게이트(272, 274)가 도전성인가에 따라, 셀 플레이트(290)를 VCC/2 또는 VCC/4로 신속하게 구동하기에 충분한 전류 구동을 갖는다.
셀 플레이트 전압 선택기(270)의 동작은 도 8에 도시된 진리표(296)에 의해 요약된다. SDRAM(200)의 정규 동작 동안에 또는 메모리 셀들이 정적 리프레시 모드 동안 버스트 방식으로 리프레시될 때, 리프레시 제어기(232)(도 6)는 통과 게이트(272)를 도전성이 되게 하고 통과 게이트(274)를 비도전성이 되게 하기 위해 "1, 0"의 제어 신호들(C, C*)를 출력한다. 그러면 차동 증폭기(280)는 VCC/2의 정규 바이어스 전압(VN)을 수신 및 셀 플레이트(290)에 인가한다. 정적 리프레시 모드에서 리프레시들간 기간 동안에, 리프레시 제어기(232)는 통과 게이트(272)가 비도전성이 되게 하고 통과 게이트(274)가 도전성이 되게 하기 위해 "0, 1"의 제어 신호들(C, C*)를 출력한다. 그러면 차동 증폭기(280)는 VCC/4의 정적 리프레시 바이어스 전압(VR)을 수신하여 셀 플레이트(290)에 인가한다.
도 6에 도시한 SDRAM(200)는 다양한 전자 시스템들에서 사용될 수 있다. 예를 들면, 도 9에 도시한 컴퓨터 시스템(300)과 같은 프로세서 기반 시스템에서 사용될 수 있다. 컴퓨터 시스템(300)은 특정 계산들 또는 타스크들을 수행하기 위한 특정 소프트웨어를 실행하는 것과 같이 다양한 계산기능들을 수행하기 위한 프로세서(302)를 포함한다. 프로세서(302)는 정규로 어드레스 버스, 제어 버스, 및 데이터 버스를 포함하는 프로세서 버스(304)를 포함한다. 또한, 컴퓨터 시스템(300)은 조작자가 컴퓨터 시스템(300)과 인터페이스할 수 있도록 프로세서(302)에 결합되는, 키보드 또는 마우스와 같은 하나 이상의 입력 디바이스들(324)을 포함한다. 통상적으로, 컴퓨터 시스템(300)은 프로세서(302)에 결합된 하나 이상의 출력 디바이스들(316)을 포함하며, 이러한 출력 디바이스들은 통상적으로 프린터 또는 비디오 단말이다. 하나 이상의 데이터 저장 디바이스들(318)은 또한 통상적으로 프로세서(302)가 내부 또는 외부 저장매체들(미도시)에 데이터를 저장하거나 이로부터 데이터를 가져올 수 있게 프로세서(302)에 결합된다. 전형적인 저장 디바이스들(318)의 예들은 하드 및 플로피 디스크들, 테이프 카세트, 및 컴팩트 디스크 판독 전용 메모리들(CD-ROM)을 포함한다. 프로세서(302)는 또한 통상적으로 정적 랜덤 액세스 메모리("SRAM")인 캐시 메모리(326)에, 그리고 메모리 제어기(330)를 통해 SDRAM(200)에 결합된다. 메모리 제어기(330)는 통상적으로 SDRAM(200)에 결합되는 제어 버스(336) 및 어드레스 버스(338)를 포함한다. 데이터 버스(340)는 SDRAM(200)으로부터 메모리 제어기(330)를 통해 직접(미도시), 또는 어떤 다른 수단에 의해 프로세서 버스(304)에 결합된다.
본 발명은 개시된 실시예들을 참조로 기술하였으나, 당업자들은 발명의 사상 및 범위 내에서 변경들이 형태 및 상세에 행해질 수 있음을 알 것이다. 이러한 수정들은 당업자들의 기술 내에 있다. 예를 들면, 셀 플레이트 선택기(270)의 동작이 주로 자체-리프레시 모드에서 사용의 맥락에서 논해졌을지라도, 그 외 다른 정적 리프레시 모드들에서도 사용될 수 있음을 알 것이다. 또한, 특정의 셀 플레이트 전압들 및 전압비들이 여기에서 논해졌을지라도, 다른 전압들 및 전압비들이 사용될 수도 있음을 알 것이다. 따라서, 발명은 첨부된 청구항들에 의한 것을 제외하고 제한되지 않는다.

Claims (32)

  1. 주기적 리프레시를 요구하는 메모리 셀들의 어레이를 갖는 동적 랜덤 액세스 메모리 디바이스를 동작시키는 방법으로서, 상기 메모리 셀들의 각각이 복수의 메모리 셀들의 커패시터들에 공통인 셀 플레이트에 의해 형성된 메모리 셀 커패시터를 포함하는, 상기 방법에 있어서,
    정규 동작 모드에서, 상기 셀 플레이트를 제 1 전압으로 바이어스하는 단계;
    정적 리프레시 모드에서, 상기 어레이 내 메모리 셀들이 리프레시되어야 할 때를 제외하고 상기 셀 플레이트를 제 2 전압으로 바이어스하는 단계; 및
    상기 정적 리프레시 모드에서, 상기 어레이 내 메모리 셀들이 리프레시되어야 할 때 상기 셀 플레이트를 상기 제 1 전압으로 바이어스하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 정적 리프레시 모드는 자체-리프레시 모드를 포함하는, 방법.
  3. 제 1 항에 있어서,
    상기 어레이 내 메모리 셀들이 상기 정적 리프레시 모드에서 리프레시되어야 할 때, 버스트로 상기 어레이 내 메모리 셀들을 리프레시하는 단계를 더 포함하는, 방법.
  4. 제 1 항에 있어서,
    상기 제 1 전압은 실질적으로 상기 동적 랜덤 액세스 메모리 디바이스를 위한 공급 전압의 반과 같고, 상기 제 2 전압은 상기 동적 랜덤 액세스 메모리 디바이스를 위한 공급 전압의 반의 미만인, 방법.
  5. 제 1 항에 있어서,
    상기 정규 동작 모드에서 상기 어레이 내 상기 메모리 셀들을 리프레시하는 단계를 더 포함하는, 방법.
  6. 주기적 리프레시를 요구하는 메모리 셀들의 어레이를 갖는 동적 랜덤 액세스 메모리 디바이스를 동작시키는 방법으로서, 상기 메모리 셀들의 각각이 복수의 메모리 셀들의 커패시터들에 공통인 셀 플레이트에 의해 형성된 메모리 셀 커패시터를 포함하는, 상기 방법에 있어서,
    정규 동작 모드에서, 상기 셀 플레이트를 제 1 전압으로 바이어스하는 단계;
    상기 정규 모드에서의 동작으로부터 정적 리프레시 모드에서의 동작으로 상기 메모리 디바이스를 전환한 후에, 상기 셀 플레이트를 제 2 전압으로 바이어스하는 단계;
    상기 정적 리프레시 모드에서, 상기 어레이 내 상기 메모리 셀들 중 어느 것도 리프레시되고 있지 않은 정지 기간을 갖고 산재된 리프레시 기간 동안 상기 어 레이 내 상기 메모리 셀들을 주기적으로 리프레시하는 단계로서, 상기 정지 기간은 실질적으로 상기 리프레시 기간보다 긴, 상기 정적 리프레시 모드에서의 상기 주기적 리프레시 단계;
    상기 정적 리프레시 모드에서, 상기 정지 기간 동안 상기 셀 플레이트를 상기 제 2 전압으로 바이어스하는 단계;
    상기 정적 리프레시 모드에서, 상기 리프레시 기간 동안 상기 셀 플레이트를 상기 제 1 전압으로 바이어스하는 단계; 및
    상기 정적 리프레시 모드에서의 동작으로부터 상기 정규 모드에서의 동작으로 상기 메모리 디바이스를 전환한 후에, 상기 셀 플레이트를 상기 제 1 전압으로 바이어스하는 단계를 포함하는, 방법.
  7. 제 6 항에 있어서,
    상기 정적 리프레시 모드는 자체-리프레시 모드를 포함하는, 방법.
  8. 제 6 항에 있어서,
    상기 제 1 전압은 실질적으로 상기 동적 랜덤 액세스 메모리 디바이스를 위한 공급 전압의 반과 같고, 상기 제 2 전압은 상기 동적 랜덤 액세스 메모리 디바이스를 위한 공급 전압의 반의 미만인, 방법.
  9. 주기적 리프레시를 요구하는 메모리 셀들의 어레이를 갖는 동적 랜덤 액세스 메모리 디바이스에서, 상기 메모리 셀들의 각각은 복수의 메모리 셀들의 커패시터들에 공통인 셀 플레이트에 의해 형성된 메모리 셀 커패시터를 포함하고, 상기 메모리 디바이스가 정규 동작 모드에서 동작하고 있을 때 상기 메모리 디바이스에 의해 소비되는 전력에 비교하여 상기 메모리 디바이스가 정적 리프레시 모드에서 동작하고 있을 때 상기 메모리 디바이스에 의해 소비되는 전력을 감소시키는 시스템에 있어서,
    상기 어레이 내 상기 메모리 셀들이 상기 정규 동작 모드 및 상기 정적 리프레시 모드에서 리프레시되게 하는 제어 신호들을 발생하는 리프레시 제어기로서, 상기 리프레시 제어기는 상기 동적 랜덤 액세스 메모리 디바이스가 상기 정규 동작 모드에서 동작하고 있을 때 또는 상기 동적 랜덤 액세스 메모리 디바이스가 상기 정적 동작 모드에서 동작하고 상기 리프레시 제어기가 상기 어레이 내 상기 메모리 셀들이 리프레시되게 하는 제어 신호들을 생성할 때 제 1 제어 신호를 발생하도록 동작가능하며, 상기 리프레시 제어기는 상기 동적 랜덤 액세스 메모리 디바이스가 상기 정적 리프레시 모드에서 동작하고 상기 리프레시 제어기가 상기 어레이 내 상기 메모리 셀들이 리프레시되게 하는 제어 신호들을 발생시키지 않을 때 제 2 제어 신호를 발생하도록 동작가능한, 상기 리프레시 제어기, 및
    리프레시 제어기 및 상기 어레이의 셀 플레이트에 결합되는 셀 플레이트 전압 선택기로서, 상기 셀 플레이트 전압 선택기는 상기 제 1 제어 신호에 응답하여 정규 바이어스 전압을 상기 셀 플레이트에 인가하고 상기 제 2 제어 신호에 응답하여 정적 리프레시 바이어스 전압을 상기 셀 플레이트에 인가하도록 동작가능한, 상 기 셀 플레이트 전압 선택기를 포함하는, 시스템.
  10. 제 9 항에 있어서,
    상기 리프레시 제어기에 의해 상기 셀 플레이트 전압 선택기에 결합된 상기 제 1 및 제 2 제어 신호들은 상보 신호들을 포함하는, 시스템.
  11. 제 9 항에 있어서,
    상기 리프레시 제어기가 상기 제 2 제어 신호를 발생하도록 동작가능한 정적 리프레시 모드는 자체 리프레시 모드를 포함하는, 시스템.
  12. 제 9 항에 있어서,
    상기 셀 플레이트 전압 선택기는,
    입력 단자 및 출력 단자를 갖는 증폭기로서, 상기 증폭기의 출력 단자는 상기 셀 플레이트에 결합되고, 상기 증폭기는 상기 입력 단자에 인가되는 전압의 크기에 비례하는 크기를 갖는 전압을 상기 출력 단자에 인가하는, 상기 증폭기; 및
    제 1 전압 및 제 2 전압을 수신하는 선택기 회로로서, 상기 선택기 회로는 상기 리프레시 제어기로부터 상기 제 1 및 제 2 제어 신호들을 수신하도록 결합되고, 상기 선택기 회로는 상기 제 1 제어 신호에 응답하여 상기 증폭기의 상기 입력 단자에 상기 제 1 전압을 결합하도록 동작가능하고, 상기 제 2 제어 신호에 응답하여 상기 증폭기의 상기 입력 단자에 상기 제 2 전압을 결합하도록 동작가능한, 상 기 선택기 회로를 포함하는, 시스템.
  13. 제 12 항에 있어서,
    상기 증폭기는 상기 제 1 전압이 실질적으로 상기 정규 바이어스 전압과 같도록 단위 이득을 가지며, 상기 제 2 전압은 상기 정적 리프레시 바이어스 전압과 실질적으로 동일한, 시스템.
  14. 제 12 항에 있어서,
    상기 리프레시 제어기에 의해 상기 셀 플레이트 전압 선택기에 결합된 상기 제 1 및 제 2 제어 신호들은 상보 신호들을 포함하며, 상기 선택기는 상기 제 1 및 제 2 신호들에 의해 제어되는 한 쌍의 교차 결합된 통과 게이트들을 포함하고, 상기 통과 게이트들은 상기 증폭기의 상기 입력 단자에 각각 상기 제 1 및 제 2 전압들을 번갈아 결합하도록 동작가능한, 시스템.
  15. 제 9 항에 있어서,
    상기 정규 바이어스 전압은 실질적으로 상기 동적 랜덤 액세스 메모리 디바이스를 위한 공급 전압의 반과 같으며, 상기 정적 리프레시 바이어스 전압은 상기 동적 랜덤 액세스 메모리 디바이스를 위한 공급 전압의 반의 미만인, 시스템.
  16. 제 9 항에 있어서,
    상기 리프레시 제어기는 상기 정적 리프레시 모드에서 상기 어레이 내 상기 메모리 셀들이 버스트로 리프레시되게 하고 이어서 상기 메모리 셀들이 리프레시되었던 기간보다 실질적으로 더 긴 정지 기간이 오게 하는 제어 신호들을 발생하도록 동작하는, 시스템.
  17. 동적 랜덤 액세스 메모리("DRAM") 디바이스에 있어서,
    상기 메모리 디바이스의 외부 어드레스 단자들에 인가되는 행 어드레스 신호들을 수신 및 디코딩하도록 동작가능한 행 어드레스 회로;
    상기 외부 어드레스 단자들에 인가되는 열 어드레스 신호들을 수신하여 디코딩하도록 동작가능한 열 어드레스 회로;
    메모리 셀들의 어레이로서, 상기 메모리 셀들 각각은 상기 어레이 내 복수의 상기 메모리 셀들의 커패시터들에 공통인 셀 플레이트에 의해 형성된 메모리 셀 커패시터를 포함하고, 상기 메모리 셀들은 상기 디코딩된 행 어드레스 신호들 및 상기 디코딩된 열 어드레스 신호들에 의해 결정된 위치에서 상기 어레이에 기록되고 이로부터 판독되는 데이터를 저장하도록 동작가능한 상기 메모리 셀들의 어레이;
    상기 어레이로부터의 판독 데이터 신호들을 상기 메모리 디바이스의 외부 데이터 단자들에 결합하도록 동작가능한 판독 데이터 경로 회로;
    상기 메모리 디바이스의 상기 외부 데이터 단자들로부터 기록 데이터 신호들을 결합하고 상기 기록 데이터 신호들을 상기 어레이에 결합하도록 동작가능한 기록 데이터 경로 회로;
    상기 메모리 디바이스의 각각의 외부 명령 단자들에 인가되는 복수의 명령 신호들을 디코딩하도록 동작가능한 명령 디코더로서, 상기 디코딩된 명령 신호들에 대응하는 제어 신호들을 발생하도록 동작가능한, 상기 명령 디코더;
    상기 명령 디코더 및 상기 메모리 셀들의 어레이에 결합된 리프레시 제어기로서, 상기 명령 디코더로부터의 제어 신호들에 응답하여 정규 리프레시 모드 또는 정적 리프레시 모드에서 동작가능하고, 상기 어레이 내 상기 메모리 셀들이 상기 정규 리프레시 모드에서 및 상기 정적 리프레시 모드에서 리프레시되게 동작가능하며, 또한, 상기 리프레시 제어기가 상기 정규 동작 모드에서 동작하고 있을 때 또는 상기 리프레시 제어기가 상기 정적 동작 모드에서 동작하고 상기 리프레시 제어기가 상기 어레이 내 상기 메모리 셀들이 리프레시되게 할 때 제 1 제어 신호를 발생하도록 동작가능하며, 상기 리프레시 제어기가 상기 정적 리프레시 모드에서 동작하고 상기 리프레시 제어기가 상기 어레이 내 상기 메모리 셀들이 리프레시되게 하지 않을 때 제 2 제어 신호를 발생하도록 동작가능한, 상기 리프레시 제어기; 및
    상기 리프레시 제어기 및 상기 메모리 셀들의 상기 어레이의 상기 셀 플레이트에 결합된 셀 플레이트 전압 선택기로서, 상기 제 1 제어 신호에 응답하여 상기 셀 플레이트에 정규 바이어스 전압을 인가하고 상기 제 2 제어 신호에 응답하여 상기 셀 플레이트에 정적 리프레시 바이어스 전압을 인가하도록 동작가능한, 상기 셀 플레이트 전압 선택기를 포함하는, 동적 랜덤 액세스 메모리 디바이스.
  18. 제 17 항에 있어서,
    상기 리프레시 제어기에 의해 상기 셀 플레이트 전압 선택기에 결합된 상기 제 1 및 제 2 제어 신호들은 상보 신호들을 포함하는, 동적 랜덤 액세스 메모리 디바이스.
  19. 제 17 항에 있어서,
    상기 리프레시 제어기가 상기 제 2 제어 신호를 발생하도록 동작가능한 정적 리프레시 모드는 자체 리프레시 모드를 포함하는, 동적 랜덤 액세스 메모리 디바이스.
  20. 제 17 항에 있어서,
    상기 셀 플레이트 전압 선택기는,
    입력 단자 및 출력 단자를 갖는 증폭기로서, 상기 증폭기의 출력 단자는 상기 셀 플레이트에 결합되고, 상기 증폭기는 상기 입력 단자에 인가된 전압의 크기에 비례하는 크기를 갖는 전압을 상기 출력 단자에 인가하는, 상기 증폭기; 및
    제 1 전압 및 제 2 전압을 수신하는 선택기 회로로서, 상기 선택기 회로는 상기 리프레시 제어기로부터 상기 제 1 및 제 2 제어 신호들을 수신하도록 결합되며, 상기 선택기 회로는 상기 제 1 제어 신호에 응답하여 상기 증폭기의 상기 입력 단자에 상기 제 1 전압을 결합하도록 동작가능하고 상기 제 2 제어 신호에 응답하여 상기 증폭기의 상기 입력 단자에 상기 제 2 전압을 결합하도록 동작가능한, 상기 선택기 회로를 포함하는, 동적 랜덤 액세스 메모리 디바이스.
  21. 제 20 항에 있어서,
    상기 증폭기는 상기 제 1 전압이 실질적으로 상기 정규 바이어스 전압과 같도록 단위 이득을 가지며, 상기 제 2 전압은 상기 정적 리프레시 바이어스 전압과 실질적으로 동일한, 동적 랜덤 액세스 메모리 디바이스.
  22. 제 20 항에 있어서,
    상기 리프레시 제어기에 의해 상기 셀 플레이트 전압 선택기에 결합된 상기 제 1 및 제 2 제어 신호들은 상보 신호들을 포함하며, 상기 선택기는 상기 제 1 및 제 2 신호들에 의해 제어된 한 쌍의 교차 결합된 통과 게이트들을 포함하고, 상기 통과 게이트들은 상기 증폭기의 상기 입력 단자에 각각 상기 제 1 및 제 2 전압들을 번갈아 결합하도록 동작가능한, 동적 랜덤 액세스 메모리 디바이스.
  23. 제 17 항에 있어서,
    상기 정규 바이어스 전압은 실질적으로 동적 랜덤 액세스 메모리 디바이스를 위한 공급 전압의 반과 같으며, 상기 정적 리프레시 바이어스 전압은 상기 동적 랜덤 액세스 메모리 디바이스를 위한 공급 전압의 반의 미만인, 동적 랜덤 액세스 메모리 디바이스.
  24. 제 17 항에 있어서,
    상기 리프레시 제어기는 상기 정적 리프레시 모드에서 상기 어레이 내 상기 메모리 셀들이 버스트로 리프레시되게 하고 이어서 상기 메모리 셀들의 리프레시되었던 기간보다 실질적으로 더 긴 정지 기간이 오게 하는 제어 신호들을 발생하도록 동작하는, 동적 랜덤 액세스 메모리 디바이스.
  25. 프로세서 기반 시스템에 있어서,
    프로세서 버스를 갖는 프로세서;
    상기 프로세서 버스를 통해 상기 프로세서에 결합되고 데이터가 상기 컴퓨터 시스템에 입력되도록 적응된 입력 디바이스;
    상기 프로세서 버스를 통해 상기 프로세서에 결합되고 데이터가 상기 컴퓨터 시스템으로부터 출력되도록 적응된 출력 디바이스; 및
    상기 프로세서 버스에 결합되고 데이터가 저장되도록 적응된 동적 랜덤 액세스 메모리 디바이스를 포함하고, 상기 동적 랜덤 액세스 메모리 디바이스는,
    상기 메모리 디바이스의 외부 어드레스 단자들에 인가된 행 어드레스 신호들을 수신 및 디코딩하도록 동작가능한 행 어드레스 회로;
    상기 외부 어드레스 단자들에 인가된 열 어드레스 신호들을 수신하여 디코딩하도록 동작가능한 열 어드레스 회로;
    메모리 셀들의 어레이로서, 상기 메모리 셀들의 각각은 상기 어레이 내 복수의 상기 메모리 셀들의 커패시터들에 공통인 셀 플레이트에 의해 형성된 메모리 셀 커패시터를 포함하고, 상기 메모리 셀들은 상기 디코딩된 행 어드레스 신 호들 및 상기 디코딩된 열 어드레스 신호들에 의해 결정된 위치에서 상기 어레이에 기록되고 이로부터 판독되는 데이터를 저장하도록 동작가능한, 상기 메모리 셀들의 어레이;
    상기 어레이로부터의 데이터 신호들을 상기 메모리 디바이스의 외부 데이터 단자에 결합하도록 동작가능한 판독 데이터 경로 회로;
    상기 메모리 디바이스의 상기 외부 데이터 단자들로부터 기록 데이터 신호들을 상기 어레이에 결합하도록 동작가능한 기록 데이터 경로 회로;
    상기 메모리 디바이스의 각각의 외부 어드레스 단자들에 인가된 복수의 명령 신호들을 디코딩하도록 동작가능한 명령 디코더로서, 상기 디코딩된 명령 신호들에 대응하는 제어 신호들을 발생하도록 동작가능한, 상기 명령 디코더;
    상기 명령 디코더 및 상기 메모리 셀의 상기 어레이에 결합된 리프레시 제어기로서, 상기 명령 디코더로부터의 제어 신호들에 응답하여 정규 리프레시 모드 또는 정적 리프레시 모드에서 동작하고, 상기 어레이 내 상기 메모리 셀들이 상기 정규 리프레시 모드에서 및 상기 정적 리프레시 모드에서 레프레시되도록 동작가능하며, 또한, 상기 리프레시 제어기가 상기 정규 동작 모드에서 동작하고 있을 때 또는 상기 리프레시 제어기가 상기 정적 동작 모드에서 동작하고 상기 리프레시 제어기가 상기 어레이 내 상기 메모리 셀들이 리프레시되게 할 때 제 1 제어 신호를 발생하도록 동작가능하고, 상기 리프레시 제어기가 상기 정적 리프레시 모드에서 동작하고 상기 리프레시 제어기가 상기 어레이 내 상기 메모리 셀들이 리프레시되게 하지 않을 때 제 2 제어 신호를 발생하도록 동작가능한, 상기 리프레시 제어기; 및
    상기 리프레시 제어기 및 상기 메모리 셀들의 상기 어레이의 상기 셀 플레이트에 결합된 셀 플레이트 전압 선택기로서, 상기 제 1 제어 신호에 응답하여 상기 셀 플레이트에 정규 바이어스 전압을 인가하고 상기 제 2 제어 신호에 응답하여 상기 셀 플레이트에 정적 리프레시 바이어스 전압을 인가하도록 동작가능한, 상기 셀 플레이트 전압 선택기를 포함하는, 프로세서 기반 시스템.
  26. 제 25 항에 있어서,
    상기 리프레시 제어기에 의해 상기 셀 플레이트 전압 선택기에 결합된 상기 제 1 및 제 2 제어 신호들은 상보 신호들을 포함하는, 프로세서 기반 시스템.
  27. 제 25 항에 있어서,
    상기 리프레시 제어기가 상기 제 2 제어 신호를 발생하도록 동작가능한 정적 리프레시 모드는 자체 리프레시 모드를 포함하는, 프로세서 기반 시스템.
  28. 제 25 항에 있어서,
    상기 셀 플레이트 전압 선택기는,
    입력 단자 및 출력 단자를 갖는 증폭기로서, 상기 증폭기의 출력 단자는 상기 셀 플레이트에 결합되고, 상기 증폭기는 상기 입력 단자에 인가된 전압의 크기에 비례하는 크기를 갖는 전압을 상기 출력 단자에 인가하는, 상기 증폭기; 및
    제 1 전압 및 제 2 전압을 수신하는 선택기 회로로서, 상기 선택기 회로는 상기 리프레시 제어기로부터 상기 제 1 및 제 2 제어 신호들을 수신하도록 결합되고, 상기 선택기 회로는 상기 제 1 제어 신호에 응답하여 상기 증폭기의 상기 입력 단자에 상기 제 1 전압을 결합하도록 동작가능하고 상기 제 2 제어 신호에 응답하여 상기 증폭기의 상기 입력 단자에 상기 제 2 전압을 결합하도록 동작가능한, 상기 선택기 회로를 포함하는, 프로세서 기반 시스템.
  29. 제 28 항에 있어서,
    상기 증폭기는 상기 제 1 전압이 실질적으로 상기 정규 바이어스 전압과 같도록 단위 이득을 가지며, 상기 제 2 전압은 상기 정적 리프레시 바이어스 전압과 실질적으로 동일한, 프로세서 기반 시스템.
  30. 제 28 항에 있어서,
    상기 리프레시 제어기에 의해 상기 셀 플레이트 전압 선택기에 결합된 상기 제 1 및 제 2 제어 신호들은 상보 신호들을 포함하며, 상기 선택기는 상기 제 1 및 제 2 신호들에 의해 제어되는 한 쌍의 교차 결합된 통과 게이트들을 포함하고, 상기 통과 게이트들은 상기 증폭기의 상기 입력 단자에 각각 상기 제 1 및 제 2 전압들을 번갈아 결합하게 동작하는, 프로세서 기반 시스템.
  31. 제 25 항에 있어서,
    상기 정규 바이어스 전압은 실질적으로 동적 랜덤 액세스 메모리 디바이스를 위한 공급 전압의 반과 같으며, 상기 정적 리프레시 바이어스 전압은 상기 동적 랜덤 액세스 메모리 디바이스를 위한 공급 전압의 반의 미만인, 프로세서 기반 시스템.
  32. 제 25 항에 있어서,
    상기 리프레시 제어기는 상기 정적 리프레시 모드에서 상기 어레이 내 상기 메모리 셀들이 버스트로 리프레시되게 하고 이어서 상기 메모리 셀들의 리프레시되었던 기간보다 실질적으로 더 긴 정지 기간이 오게 하는 제어 신호들을 발생하도록 동작하는, 프로세서 기반 시스템.
KR1020077015262A 2004-12-03 2005-11-22 동적 랜덤 액세스 메모리 디바이스의 확장된 리프레시 기간동안의 전력 소비 감축을 위한 시스템 및 방법 KR100887527B1 (ko)

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Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6922367B2 (en) * 2003-07-09 2005-07-26 Micron Technology, Inc. Data strobe synchronization circuit and method for double data rate, multi-bit writes
US7082073B2 (en) * 2004-12-03 2006-07-25 Micron Technology, Inc. System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices
US7177222B2 (en) * 2005-03-04 2007-02-13 Seagate Technology Llc Reducing power consumption in a data storage system
US20090097301A1 (en) * 2005-06-01 2009-04-16 Matsushita Electric Industrial Co., Ltd. Semiconductor storage apparatus and semiconductor integrated circuit incorporating the same
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US7379316B2 (en) 2005-09-02 2008-05-27 Metaram, Inc. Methods and apparatus of stacking DRAMs
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
KR100810060B1 (ko) * 2006-04-14 2008-03-05 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 구동방법
KR100780624B1 (ko) * 2006-06-29 2007-11-29 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US8004920B2 (en) * 2007-05-29 2011-08-23 Micron Technology, Inc. Power saving memory apparatus, systems, and methods
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
CN102171812B (zh) * 2008-10-02 2014-02-12 株式会社半导体能源研究所 半导体器件
US7990795B2 (en) * 2009-02-19 2011-08-02 Freescale Semiconductor, Inc. Dynamic random access memory (DRAM) refresh
JP2011146104A (ja) * 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置及び半導体装置を含む情報処理システム
TWI447741B (zh) * 2010-07-29 2014-08-01 Winbond Electronics Corp 動態隨機存取記憶體單元及其資料更新方法
CN103035281B (zh) * 2011-09-29 2016-01-13 复旦大学 一种基于单元漏电检测的温度控制自刷新方法
US8824230B2 (en) * 2011-09-30 2014-09-02 Qualcomm Incorporated Method and apparatus of reducing leakage power in multiple port SRAM memory cell
KR101932663B1 (ko) 2012-07-12 2018-12-26 삼성전자 주식회사 리프레쉬 주기 정보를 저장하는 반도체 메모리 장치 및 그 동작방법
US9076548B1 (en) 2012-11-22 2015-07-07 Samsung Electronics Co., Ltd. Semiconductor memory device including refresh control circuit and method of refreshing the same
US9905199B2 (en) * 2014-09-17 2018-02-27 Mediatek Inc. Processor for use in dynamic refresh rate switching and related electronic device and method
TWI653527B (zh) * 2014-12-27 2019-03-11 美商英特爾公司 當計算元件運作時致能系統低電力狀態之技術
JP6633566B2 (ja) * 2017-03-31 2020-01-22 株式会社メガチップス 表示制御装置及び表示制御方法
US10572183B2 (en) * 2017-10-18 2020-02-25 Advanced Micro Devices, Inc. Power efficient retraining of memory accesses
US10783953B2 (en) * 2017-12-04 2020-09-22 Advanced Micro Devices, Inc. Memory with expandable row width
US10923171B2 (en) * 2018-10-17 2021-02-16 Micron Technology, Inc. Semiconductor device performing refresh operation in deep sleep mode
US11348635B2 (en) 2020-03-30 2022-05-31 Micron Technology, Inc. Memory cell biasing techniques during a read operation
CN114333972B (zh) * 2020-09-30 2023-09-01 长鑫存储技术有限公司 自刷新周期测试方法及装置
WO2022068127A1 (zh) 2020-09-30 2022-04-07 长鑫存储技术有限公司 自刷新周期测试方法及装置、自动刷新次数测试方法及装置

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5262998A (en) * 1991-08-14 1993-11-16 Micron Technology, Inc. Dynamic random access memory with operational sleep mode
JPH05334870A (ja) * 1992-06-02 1993-12-17 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2980463B2 (ja) * 1992-09-28 1999-11-22 シャープ株式会社 半導体メモリ装置の駆動方法
JPH0765571A (ja) * 1993-08-27 1995-03-10 Nec Corp 半導体記憶装置
US5594699A (en) * 1993-09-20 1997-01-14 Fujitsu Limited DRAM with reduced electric power consumption
KR960006285B1 (ko) 1993-12-18 1996-05-13 삼성전자주식회사 반도체 메모리 장치의 셀프 리프레시 방법 및 그 회로
JP3759758B2 (ja) * 1994-02-03 2006-03-29 株式会社ルネサステクノロジ 半導体記憶装置
JP3725911B2 (ja) * 1994-06-02 2005-12-14 株式会社ルネサステクノロジ 半導体装置
JPH0822693A (ja) * 1994-07-05 1996-01-23 Fujitsu Ltd 半導体記憶装置
JP3182071B2 (ja) * 1995-02-08 2001-07-03 松下電器産業株式会社 半導体記憶回路のデータ保持時間の延長装置及び延長方法
TW306001B (ko) * 1995-02-08 1997-05-21 Matsushita Electric Ind Co Ltd
US5627791A (en) 1996-02-16 1997-05-06 Micron Technology, Inc. Multiple bank memory with auto refresh to specified bank
KR100231602B1 (ko) * 1996-11-08 1999-11-15 김영환 복합 모드형 기판전압 발생회로
US6021063A (en) * 1997-01-13 2000-02-01 Vanguard International Semiconductor Corporation Method and structure for improving data retention in a DRAM
JP3695902B2 (ja) * 1997-06-24 2005-09-14 富士通株式会社 半導体記憶装置
KR100281280B1 (ko) 1997-06-30 2001-03-02 김영환 반도체 메모리 소자의 셀 플레이트 전압 발생장치
KR100253305B1 (ko) * 1997-08-05 2000-04-15 김영환 긴 리프레쉬간격을 갖는 메모리셀 제어방법
JPH1186536A (ja) * 1997-09-12 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
KR100252048B1 (ko) * 1997-11-18 2000-05-01 윤종용 반도체 메모리장치의 데이터 마스킹 회로 및 데이터 마스킹방법
KR100458812B1 (ko) * 1998-05-21 2004-12-03 엔이씨 일렉트로닉스 가부시키가이샤 큰 래치 마진을 확보할 수 있는 반도체 메모리 장치
DE19839105B4 (de) * 1998-08-27 2006-04-06 Infineon Technologies Ag Integrierter Halbleiterspeicher mit Steuerungseinrichtung zum taktsynchronen Schreiben und Lesen
KR100306882B1 (ko) * 1998-10-28 2001-12-01 박종섭 반도체메모리소자에서데이터스트로브신호를버퍼링하기위한방법및장치
KR100303775B1 (ko) * 1998-10-28 2001-09-24 박종섭 디디알 에스디램에서 데이터스트로브신호를 제어하기 위한 방법및 장치
US6081477A (en) * 1998-12-03 2000-06-27 Micron Technology, Inc. Write scheme for a double data rate SDRAM
JP2000348488A (ja) * 1999-06-08 2000-12-15 Mitsubishi Electric Corp 半導体記憶装置
KR100296913B1 (ko) * 1999-06-28 2001-07-12 박종섭 반도체메모리장치의 데이터스트로브신호 출력버퍼
KR100299181B1 (ko) * 1999-07-15 2001-11-01 윤종용 반도체 메모리 장치 및 이 장치의 라이트 데이터 마스킹 방법
JP2001052476A (ja) * 1999-08-05 2001-02-23 Mitsubishi Electric Corp 半導体装置
US6407963B1 (en) * 1999-10-19 2002-06-18 Hitachi, Ltd. Semiconductor memory device of DDR configuration having improvement in glitch immunity
US6466491B2 (en) * 2000-05-19 2002-10-15 Fujitsu Limited Memory system and memory controller with reliable data latch operation
US6760856B1 (en) * 2000-07-17 2004-07-06 International Business Machines Corporation Programmable compensated delay for DDR SDRAM interface using programmable delay loop for reference calibration
US6529993B1 (en) * 2000-10-12 2003-03-04 International Business Machines Corp. Data and data strobe circuits and operating protocol for double data rate memories
US6728162B2 (en) * 2001-03-05 2004-04-27 Samsung Electronics Co. Ltd Data input circuit and method for synchronous semiconductor memory device
JP2003068077A (ja) * 2001-08-28 2003-03-07 Mitsubishi Electric Corp 半導体記憶装置
DE10154613B4 (de) * 2001-11-07 2006-11-23 Infineon Technologies Ag Verfahren zum Vorladen von Speicherzellen eines dynamischen Halbleiterspeichers beim Power Up sowie Halbleiterspeicher
JP2003249077A (ja) * 2002-02-21 2003-09-05 Elpida Memory Inc 半導体記憶装置及びその制御方法
JP2004030738A (ja) * 2002-06-24 2004-01-29 Toshiba Corp ダイナミック型半導体メモリ装置
US6819599B2 (en) * 2002-08-01 2004-11-16 Micron Technology, Inc. Programmable DQS preamble
US6760261B2 (en) * 2002-09-25 2004-07-06 Infineon Technologies Ag DQS postamble noise suppression by forcing a minimum pulse length
US6961277B2 (en) * 2003-07-08 2005-11-01 Micron Technology, Inc. Method of refreshing a PCRAM memory device
US6922367B2 (en) 2003-07-09 2005-07-26 Micron Technology, Inc. Data strobe synchronization circuit and method for double data rate, multi-bit writes
US7031205B2 (en) 2003-09-29 2006-04-18 Infineon Technologies North America Corp. Random access memory with post-amble data strobe signal noise rejection
US20050105372A1 (en) * 2003-10-30 2005-05-19 Fujitsu Limited Semiconductor memory
US7082073B2 (en) 2004-12-03 2006-07-25 Micron Technology, Inc. System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices
US7280417B2 (en) 2005-04-26 2007-10-09 Micron Technology, Inc. System and method for capturing data signals using a data strobe signal
US20070028027A1 (en) 2005-07-26 2007-02-01 Micron Technology, Inc. Memory device and method having separate write data and read data buses
KR100753048B1 (ko) * 2005-09-05 2007-08-30 주식회사 하이닉스반도체 반도체 메모리 장치의 주변영역 전압 발생 장치
JP4936421B2 (ja) 2005-09-14 2012-05-23 エルピーダメモリ株式会社 Ｄｒａｍ、入力制御回路、及び入力制御方法

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