JP2980463B2 - 半導体メモリ装置の駆動方法 - Google Patents
半導体メモリ装置の駆動方法Info
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- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F24—HEATING; RANGES; VENTILATING
- F24T—GEOTHERMAL COLLECTORS; GEOTHERMAL SYSTEMS
- F24T10/00—Geothermal collectors
- F24T10/20—Geothermal collectors using underground water as working fluid; using working fluid injected directly into the ground, e.g. using injection wells and recovery wells
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/10—Geothermal energy
Description
【０００１】
【産業上の利用分野】この発明は半導体メモリ装置の駆
動方法に関する。より詳しくは、ダイナミック・ランダ
ム・アクセス・メモリ(ＤＲＡＭ)のメモリセルを構成す
る電極をバイアスする方法に関する。
動方法に関する。より詳しくは、ダイナミック・ランダ
ム・アクセス・メモリ(ＤＲＡＭ)のメモリセルを構成す
る電極をバイアスする方法に関する。
【０００２】
【従来の技術】最近のＤＲＡＭのメモリセルは、その殆
んどが、図２に示すように、１つのＭＯＳトランジスタ
ＴＲと１つのキャパシタＣとで構成されている。これら
は半導体基板ＳＵＢ上に設けられ、上記トランジスタＴ
ＲとキャパシタＣとの接続点１は基板ＳＵＢとの間にＰ
Ｎ接合Ｊを形成する状態にある。また、キャパシタＣを
構成する２つの電極のうち上記接続点１の反対側に相当
する電極２は、複数のメモリセルを覆う共通電極(プレ
ート)ＰＥとなっている。
んどが、図２に示すように、１つのＭＯＳトランジスタ
ＴＲと１つのキャパシタＣとで構成されている。これら
は半導体基板ＳＵＢ上に設けられ、上記トランジスタＴ
ＲとキャパシタＣとの接続点１は基板ＳＵＢとの間にＰ
Ｎ接合Ｊを形成する状態にある。また、キャパシタＣを
構成する２つの電極のうち上記接続点１の反対側に相当
する電極２は、複数のメモリセルを覆う共通電極(プレ
ート)ＰＥとなっている。
【０００３】従来は、図３に示すように、上記共通電極
ＰＥ(点２)の電位Ｖ2は、動作時,待機時いずれの場合も
電源電位Ｖcc＝３.３Ｖの１／２に相当する中間電位Ｈ
Ｖcc＝１.６５Ｖに制御されている。同様に、基板ＳＵ
Ｂの電位Ｖ3は、動作時,待機時いずれの場合も基板バイ
アス電位Ｖbb＝−２Ｖに制御されている(Ｐ型基板上の
メモリセルの場合)。そして、動作時には、図２に示す
ワード線Ｗが活性化されてトランジスタＴＲがオンさ
れ、ビット線Ｂ側からキャパシタＣの接続点１側の電極
ＳＥにＨレベルまたはＬレベルのデータ(電位Ｖ1)が与
えられる(データ書き込み)。ここで、図３中に示すよう
に、Ｈレベルのデータとは電源電位Ｖcc＝３.３Ｖ、Ｌ
レベルのデータとは接地電位ＧＮＤ＝０Ｖが与えられた
ことをそれぞれ意味している。待機時には、トランジス
タＴＲがオフされ、キャパシタＣに電源電位Ｖccまたは
接地電位ＧＮＤと中間電位ＨＶccとの電位差が保持され
る。この状態では、主にＰＮ接合Ｊのリーク電流によっ
てキャパシタＣに蓄積された電荷が失われ、特に、キャ
パシタＣにＨレベルのデータが保持されているときは、
急速に電位差(Ｖ1−Ｖ2)＝ΔＶが小さくなる。このΔＶ
が所定値以下になると読み出しができなくなる。これを
避けるために、適当なタイミングでリフレッシュを行っ
て、上記キャパシタＣに元のデータを書き込むようにし
ている。
ＰＥ(点２)の電位Ｖ2は、動作時,待機時いずれの場合も
電源電位Ｖcc＝３.３Ｖの１／２に相当する中間電位Ｈ
Ｖcc＝１.６５Ｖに制御されている。同様に、基板ＳＵ
Ｂの電位Ｖ3は、動作時,待機時いずれの場合も基板バイ
アス電位Ｖbb＝−２Ｖに制御されている(Ｐ型基板上の
メモリセルの場合)。そして、動作時には、図２に示す
ワード線Ｗが活性化されてトランジスタＴＲがオンさ
れ、ビット線Ｂ側からキャパシタＣの接続点１側の電極
ＳＥにＨレベルまたはＬレベルのデータ(電位Ｖ1)が与
えられる(データ書き込み)。ここで、図３中に示すよう
に、Ｈレベルのデータとは電源電位Ｖcc＝３.３Ｖ、Ｌ
レベルのデータとは接地電位ＧＮＤ＝０Ｖが与えられた
ことをそれぞれ意味している。待機時には、トランジス
タＴＲがオフされ、キャパシタＣに電源電位Ｖccまたは
接地電位ＧＮＤと中間電位ＨＶccとの電位差が保持され
る。この状態では、主にＰＮ接合Ｊのリーク電流によっ
てキャパシタＣに蓄積された電荷が失われ、特に、キャ
パシタＣにＨレベルのデータが保持されているときは、
急速に電位差(Ｖ1−Ｖ2)＝ΔＶが小さくなる。このΔＶ
が所定値以下になると読み出しができなくなる。これを
避けるために、適当なタイミングでリフレッシュを行っ
て、上記キャパシタＣに元のデータを書き込むようにし
ている。
【０００４】なお、上記共通電極ＰＥの電位Ｖ2を常に
中間電位ＨＶccに制御している理由は、メモリセルの信
頼性を高めるためである。すなわち、書き込まれたデー
タがＨレベル,Ｌレベルのいずれであっても、キャパシ
タＣ(を構成する絶縁膜)に対する印加電圧が電源電圧Ｖ
ccの１／２になるようにして、キャパシタＣを保護する
ためである。
中間電位ＨＶccに制御している理由は、メモリセルの信
頼性を高めるためである。すなわち、書き込まれたデー
タがＨレベル,Ｌレベルのいずれであっても、キャパシ
タＣ(を構成する絶縁膜)に対する印加電圧が電源電圧Ｖ
ccの１／２になるようにして、キャパシタＣを保護する
ためである。
【０００５】
【発明が解決しようとする課題】ところで、半導体メモ
リ装置では、消費電力を低減することが一般的な課題と
なっている。上記ＤＲＡＭにおいても、待機状態が長く
続くときは、リフレッシュ間隔を長くして消費電力を低
減することが望まれる。
リ装置では、消費電力を低減することが一般的な課題と
なっている。上記ＤＲＡＭにおいても、待機状態が長く
続くときは、リフレッシュ間隔を長くして消費電力を低
減することが望まれる。
【０００６】しかしながら、上に述べたように、リフレ
ッシュ間隔はメモリセルのデータ保持特性、主に図２に
示したＰＮ接合Ｊのリーク電流によって決まっているた
め、むやみに長くすることはできない。ここで、上記Ｐ
Ｎ接合Ｊのリーク電流は、接合Ｊに印加される電圧(逆
バイアス)や基板ＳＵＢの不純物濃度に依存する。基板
ＳＵＢの不純物濃度を変化させることは大幅なプロセス
変更になる可能性があるが、接合Ｊに印加される電圧
(点１と点３との間の電圧、すなわち(Ｖ1−Ｖ3))を小さ
くすることは効果が大きく、また製造プロセスを変更す
る必要もない。
ッシュ間隔はメモリセルのデータ保持特性、主に図２に
示したＰＮ接合Ｊのリーク電流によって決まっているた
め、むやみに長くすることはできない。ここで、上記Ｐ
Ｎ接合Ｊのリーク電流は、接合Ｊに印加される電圧(逆
バイアス)や基板ＳＵＢの不純物濃度に依存する。基板
ＳＵＢの不純物濃度を変化させることは大幅なプロセス
変更になる可能性があるが、接合Ｊに印加される電圧
(点１と点３との間の電圧、すなわち(Ｖ1−Ｖ3))を小さ
くすることは効果が大きく、また製造プロセスを変更す
る必要もない。
【０００７】そこで、この発明の目的は、待機時にＰＮ
接合Ｊに印加される電圧を小さくでき、したがってリフ
レッシュ間隔を長くして消費電力を低減できる半導体メ
モリ装置の駆動方法を提供することにある。
接合Ｊに印加される電圧を小さくでき、したがってリフ
レッシュ間隔を長くして消費電力を低減できる半導体メ
モリ装置の駆動方法を提供することにある。
【０００８】なお、従来の駆動方法では、図３から分か
るように、キャパシタＣにＨレベルのデータが保持され
ているときに、最大５.３Ｖの逆バイアスが印加されて
いる。
るように、キャパシタＣにＨレベルのデータが保持され
ているときに、最大５.３Ｖの逆バイアスが印加されて
いる。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、ＭＯＳトランジスタとキャパシタとを
直列接続してなるメモリセルを半導体基板上に有し、上
記トランジスタとキャパシタとの接続点と上記基板との
間にＰＮ接合が形成されている半導体メモリ装置の駆動
方法であって、上記キャパシタを構成する２つの電極の
うち上記接続点の反対側に相当する電極(以下、「第２電
極」という。)に電源電位と接地電位との間の中間電位を
与えるとともに、上記基板に基板バイアス電位を与えた
状態で、動作時には上記トランジスタをオンして上記キ
ャパシタの上記接続点側に相当する電極(以下、「第１電
極」という。)にデータを表す電源電位または接地電位を
与える一方、待機時には上記トランジスタをオフして上
記キャパシタに上記電源電位または接地電位と上記中間
電位との電位差を保持させる半導体メモリ装置の駆動方
法において、リフレッシュ動作のみを繰り返す非アクセ
ス状態が一定時間以上続いたとき、待機時に、上記キャ
パシタの第２電極に、動作時の中間電位から上記基板バ
イアス電位側へ所定量だけシフトした電位を与えること
によって、上記キャパシタの第１電極の電位を上記所定
量だけシフトさせることを特徴としている。
め、この発明は、ＭＯＳトランジスタとキャパシタとを
直列接続してなるメモリセルを半導体基板上に有し、上
記トランジスタとキャパシタとの接続点と上記基板との
間にＰＮ接合が形成されている半導体メモリ装置の駆動
方法であって、上記キャパシタを構成する２つの電極の
うち上記接続点の反対側に相当する電極(以下、「第２電
極」という。)に電源電位と接地電位との間の中間電位を
与えるとともに、上記基板に基板バイアス電位を与えた
状態で、動作時には上記トランジスタをオンして上記キ
ャパシタの上記接続点側に相当する電極(以下、「第１電
極」という。)にデータを表す電源電位または接地電位を
与える一方、待機時には上記トランジスタをオフして上
記キャパシタに上記電源電位または接地電位と上記中間
電位との電位差を保持させる半導体メモリ装置の駆動方
法において、リフレッシュ動作のみを繰り返す非アクセ
ス状態が一定時間以上続いたとき、待機時に、上記キャ
パシタの第２電極に、動作時の中間電位から上記基板バ
イアス電位側へ所定量だけシフトした電位を与えること
によって、上記キャパシタの第１電極の電位を上記所定
量だけシフトさせることを特徴としている。
【００１０】
【作用】リフレッシュ動作のみを繰り返す非アクセス状
態が一定時間以上続いたとき、待機時に、キャパシタの
第２電極に、動作時の中間電位から上記基板バイアス電
位側へ所定量だけシフトした電位が与えられる。このと
き、上記キャパシタの第１電極の電位は浮遊状態にあ
り、また、キャパシタＣの容量がＰＮ接合Ｊの容量に較
べてはるかに大きい。したがって、上記キャパシタの第
２電極の電位シフトに伴って、上記キャパシタの第１電
極の電位は、基板バイアス電位側へほぼ同じ量だけシフ
トさせられる。この結果、ＰＮ接合に印加される電圧が
小さくなってリーク電流が低減される。したがって、メ
モリセルのデータ保持特性が大幅に向上し、この結果、
リフレッシュ間隔を長くして消費電力を低減することが
可能となる。
態が一定時間以上続いたとき、待機時に、キャパシタの
第２電極に、動作時の中間電位から上記基板バイアス電
位側へ所定量だけシフトした電位が与えられる。このと
き、上記キャパシタの第１電極の電位は浮遊状態にあ
り、また、キャパシタＣの容量がＰＮ接合Ｊの容量に較
べてはるかに大きい。したがって、上記キャパシタの第
２電極の電位シフトに伴って、上記キャパシタの第１電
極の電位は、基板バイアス電位側へほぼ同じ量だけシフ
トさせられる。この結果、ＰＮ接合に印加される電圧が
小さくなってリーク電流が低減される。したがって、メ
モリセルのデータ保持特性が大幅に向上し、この結果、
リフレッシュ間隔を長くして消費電力を低減することが
可能となる。
【００１１】なお、上記第２電極の電位シフト量は基板
バイアス電位の大きさを超えない範囲に設定される。上
記第２電極の電位シフトに伴って第１電極の電位がシフ
トする結果、上記ＰＮ接合が順バイアスとならないよう
にするためである(書き込まれたデータがＬレベル、す
なわち、上記第１の電極が接地電位にあるとき問題とな
る)。
バイアス電位の大きさを超えない範囲に設定される。上
記第２電極の電位シフトに伴って第１電極の電位がシフ
トする結果、上記ＰＮ接合が順バイアスとならないよう
にするためである(書き込まれたデータがＬレベル、す
なわち、上記第１の電極が接地電位にあるとき問題とな
る)。
【００１２】
【実施例】以下、この発明の半導体メモリ装置の駆動方
法を実施例により詳細に説明する。ここでは、Ｐ基板
(又はＰウェル)上のＮ型ＭＯＳトランジスタより構成さ
れるメモリセルを前提にして説明する。なお、図２に示
したメモリセルと同一構成のメモリセルを駆動するもの
とする。すなわち、メモリセルは、１つのＭＯＳトラン
ジスタＴＲと１つのキャパシタＣとを直列接続して構成
されている。これらは半導体基板ＳＵＢ上に設けられ、
上記トランジスタＴＲとキャパシタＣとの接続点１は基
板ＳＵＢとの間にＰＮ接合Ｊを形成する状態にある。ま
た、キャパシタＣを構成する２つの電極のうち上記接続
点１の反対側に相当する第２電極は、複数のメモリセル
を覆う共通電極(プレート)ＰＥとなっている。
法を実施例により詳細に説明する。ここでは、Ｐ基板
(又はＰウェル)上のＮ型ＭＯＳトランジスタより構成さ
れるメモリセルを前提にして説明する。なお、図２に示
したメモリセルと同一構成のメモリセルを駆動するもの
とする。すなわち、メモリセルは、１つのＭＯＳトラン
ジスタＴＲと１つのキャパシタＣとを直列接続して構成
されている。これらは半導体基板ＳＵＢ上に設けられ、
上記トランジスタＴＲとキャパシタＣとの接続点１は基
板ＳＵＢとの間にＰＮ接合Ｊを形成する状態にある。ま
た、キャパシタＣを構成する２つの電極のうち上記接続
点１の反対側に相当する第２電極は、複数のメモリセル
を覆う共通電極(プレート)ＰＥとなっている。
【００１３】このメモリセルを次のようにして駆動す
る。
る。
【００１４】図１に示すように、動作時は、図２に示
した第２電極ＰＥ(点２)の電位Ｖ2を、電源電位Ｖcc＝
３.３Ｖの１／２に相当する中間電位ＨＶcc＝１.６５Ｖ
に制御する。同様に、基板ＳＵＢの電位Ｖ3を、基板バ
イアス電位Ｖbb＝−２Ｖに制御する。そして、ワード線
Ｗを活性化してトランジスタＴＲをオンして、ビット線
Ｂ側からキャパシタＣの接続点１側の第１電極ＳＥにＨ
レベルまたはＬレベルのデータ(電位Ｖ1)を与える(デー
タ書き込み)。ここで、図１中に示すように、Ｈレベル
のデータとは電源電位Ｖcc＝３.３Ｖ、Ｌレベルのデー
タとは接地電位ＧＮＤ＝０Ｖを与えることをそれぞれ意
味している。
した第２電極ＰＥ(点２)の電位Ｖ2を、電源電位Ｖcc＝
３.３Ｖの１／２に相当する中間電位ＨＶcc＝１.６５Ｖ
に制御する。同様に、基板ＳＵＢの電位Ｖ3を、基板バ
イアス電位Ｖbb＝−２Ｖに制御する。そして、ワード線
Ｗを活性化してトランジスタＴＲをオンして、ビット線
Ｂ側からキャパシタＣの接続点１側の第１電極ＳＥにＨ
レベルまたはＬレベルのデータ(電位Ｖ1)を与える(デー
タ書き込み)。ここで、図１中に示すように、Ｈレベル
のデータとは電源電位Ｖcc＝３.３Ｖ、Ｌレベルのデー
タとは接地電位ＧＮＤ＝０Ｖを与えることをそれぞれ意
味している。
【００１５】待機時には、トランジスタＴＲをオフし
て、キャパシタＣに電源電位Ｖccまたは接地電位ＧＮＤ
と中間電位ＨＶccとの電位差を保持させる。ここで、リ
フレッシュ動作を繰り返す非アクセス状態が一定時間以
上続いたとき、データ保持モードとなり、キャパシタＣ
の第２電極ＰＥに、動作時の中間電位ＨＶccから基板バ
イアス電位Ｖbb(マイナス)側へ一定量だけシフトした電
位を与える。ここでシフト量は最大で基板バイアス分
(２Ｖ)である。このとき、キャパシタＣの第１電極ＳＥ
の電位Ｖ1は、浮遊状態にあることから、第２電極ＰＥ
の電位シフトに伴って、基板バイアス電位側へ約２Ｖだ
けシフトする。この結果、接続点１と基板ＳＵＢとの間
のＰＮ接合Ｊに印加される電圧(Ｖ1−Ｖ3)が小さくな
る。実際に６４ＭビットＤＲＡＭ相当の半導体メモリ装
置で、書き込まれたデータがＨレベルのとき最大で(Ｖ1
−Ｖ3)＝３.３Ｖとなる(従来は、５.３Ｖであった。)。
したがって、ＰＮ接合Ｊのリーク電流を減少させること
ができ、メモリセルのデータ保持特性を大幅に向上させ
ることができる。この結果、リフレッシュ間隔を長くし
て消費電力を低減することができる。
て、キャパシタＣに電源電位Ｖccまたは接地電位ＧＮＤ
と中間電位ＨＶccとの電位差を保持させる。ここで、リ
フレッシュ動作を繰り返す非アクセス状態が一定時間以
上続いたとき、データ保持モードとなり、キャパシタＣ
の第２電極ＰＥに、動作時の中間電位ＨＶccから基板バ
イアス電位Ｖbb(マイナス)側へ一定量だけシフトした電
位を与える。ここでシフト量は最大で基板バイアス分
(２Ｖ)である。このとき、キャパシタＣの第１電極ＳＥ
の電位Ｖ1は、浮遊状態にあることから、第２電極ＰＥ
の電位シフトに伴って、基板バイアス電位側へ約２Ｖだ
けシフトする。この結果、接続点１と基板ＳＵＢとの間
のＰＮ接合Ｊに印加される電圧(Ｖ1−Ｖ3)が小さくな
る。実際に６４ＭビットＤＲＡＭ相当の半導体メモリ装
置で、書き込まれたデータがＨレベルのとき最大で(Ｖ1
−Ｖ3)＝３.３Ｖとなる(従来は、５.３Ｖであった。)。
したがって、ＰＮ接合Ｊのリーク電流を減少させること
ができ、メモリセルのデータ保持特性を大幅に向上させ
ることができる。この結果、リフレッシュ間隔を長くし
て消費電力を低減することができる。
【００１６】なお、上記第２電極ＰＥの電位シフト量の
最大値は、基板バイアス電位Ｖbbの大きさと等しくして
いる。これは、書き込まれたデータがＬレベル、すなわ
ち、第１電極ＳＥが接地電位ＧＮＤ＝０Ｖであっても、
ＰＮ接合Ｊが順バイアスとなるのを防いで、データが消
失しないようにするためである。また、この側で、シフ
ト量を２Ｖとすると第２電極ＰＥの電位Ｖ2が−０.３５
Ｖとなり、新たな内部電源回路が必要となる。これを避
けるために、第２電極ＰＥの電位Ｖ2を接地電位として
もよい(この場合、ＰＮ接合Ｊに印加される電圧は最大
３.６５Ｖとなる)。
最大値は、基板バイアス電位Ｖbbの大きさと等しくして
いる。これは、書き込まれたデータがＬレベル、すなわ
ち、第１電極ＳＥが接地電位ＧＮＤ＝０Ｖであっても、
ＰＮ接合Ｊが順バイアスとなるのを防いで、データが消
失しないようにするためである。また、この側で、シフ
ト量を２Ｖとすると第２電極ＰＥの電位Ｖ2が−０.３５
Ｖとなり、新たな内部電源回路が必要となる。これを避
けるために、第２電極ＰＥの電位Ｖ2を接地電位として
もよい(この場合、ＰＮ接合Ｊに印加される電圧は最大
３.６５Ｖとなる)。
【００１７】なお、この実施例では、電源電位Ｖccを正
電位、基板バイアス電位Ｖbbを負電位としたが、これに
限られるものではなく、それぞれ逆極性としても良い
(Ｎ基板上のＰ型ＭＯＳトランジスタより構成されるメ
モリセルの場合)。
電位、基板バイアス電位Ｖbbを負電位としたが、これに
限られるものではなく、それぞれ逆極性としても良い
(Ｎ基板上のＰ型ＭＯＳトランジスタより構成されるメ
モリセルの場合)。
【００１８】
【発明の効果】以上より明らかなように、この発明の半
導体メモリ装置の駆動方法は、ＭＯＳトランジスタとキ
ャパシタとを直列接続してなるメモリセルを半導体基板
上に有し、上記トランジスタとキャパシタとの接続点と
上記基板との間にＰＮ接合が形成されている半導体メモ
リ装置の駆動方法であって、リフレッシュ動作のみを繰
り返す非アクセス状態が一定時間以上続いたとき、待機
時に、キャパシタの第２電極(共通電極)に、動作時の中
間電位から基板バイアス電位側へ所定量だけシフトした
電位を与えることによって、上記キャパシタの第１電極
(蓄積電極)の電位を、基板バイアス電位側へほぼ同じ量
だけシフトさせている。したがって、上記ＰＮ接合に印
加される電圧を小さくしてリーク電流を低減でき、この
結果、メモリセルのデータ保持特性を大幅に向上させる
ことができる。したがって、リフレッシュ間隔を長くし
て消費電力を低減することができる。
導体メモリ装置の駆動方法は、ＭＯＳトランジスタとキ
ャパシタとを直列接続してなるメモリセルを半導体基板
上に有し、上記トランジスタとキャパシタとの接続点と
上記基板との間にＰＮ接合が形成されている半導体メモ
リ装置の駆動方法であって、リフレッシュ動作のみを繰
り返す非アクセス状態が一定時間以上続いたとき、待機
時に、キャパシタの第２電極(共通電極)に、動作時の中
間電位から基板バイアス電位側へ所定量だけシフトした
電位を与えることによって、上記キャパシタの第１電極
(蓄積電極)の電位を、基板バイアス電位側へほぼ同じ量
だけシフトさせている。したがって、上記ＰＮ接合に印
加される電圧を小さくしてリーク電流を低減でき、この
結果、メモリセルのデータ保持特性を大幅に向上させる
ことができる。したがって、リフレッシュ間隔を長くし
て消費電力を低減することができる。
【図１】 この発明の一実施例の半導体メモリ装置の駆
動方法を説明する図である。
動方法を説明する図である。
【図２】 駆動すべき半導体メモリ装置のメモリセルを
示す図である。
示す図である。
【図３】 従来の半導体メモリ装置の駆動方法を説明す
る図である。
る図である。
Ｃ キャパシタ Ｊ ＰＮ接合 ＰＥ 第２電極 ＳＥ 第１電極 ＴＲ ＭＯＳトランジスタ
Claims (1)
- 【請求項１】 ＭＯＳトランジスタとキャパシタとを直
列接続してなるメモリセルを半導体基板上に有し、上記
トランジスタとキャパシタとの接続点と上記基板との間
にＰＮ接合が形成されている半導体メモリ装置の駆動方
法であって、上記キャパシタを構成する２つの電極のう
ち上記接続点の反対側に相当する電極に電源電位と接地
電位との間の中間電位を与えるとともに、上記基板に基
板バイアス電位を与えた状態で、動作時には上記トラン
ジスタをオンして上記キャパシタの上記接続点側に相当
する電極にデータを表す電源電位または接地電位を与え
る一方、待機時には上記トランジスタをオフして上記キ
ャパシタに上記電源電位または接地電位と上記中間電位
との電位差を保持させる半導体メモリ装置の駆動方法に
おいて、 リフレッシュ動作のみを繰り返す非アクセス状態が一定
時間以上続いたとき、待機時に、上記キャパシタの上記
接続点の反対側に相当する電極に、動作時の中間電位か
ら上記基板バイアス電位側へ所定量だけシフトした電位
を与えることによって、上記キャパシタの上記接続点側
に相当する電極の電位を上記所定量だけシフトさせるこ
とを特徴とする半導体メモリ装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257951A JP2980463B2 (ja) | 1992-09-28 | 1992-09-28 | 半導体メモリ装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257951A JP2980463B2 (ja) | 1992-09-28 | 1992-09-28 | 半導体メモリ装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06111567A JPH06111567A (ja) | 1994-04-22 |
| JP2980463B2 true JP2980463B2 (ja) | 1999-11-22 |
Family
ID=17313487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4257951A Expired - Fee Related JP2980463B2 (ja) | 1992-09-28 | 1992-09-28 | 半導体メモリ装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2980463B2 (ja) |
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-
1992
- 1992-09-28 JP JP4257951A patent/JP2980463B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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