JPS60191499A - ダイナミツク型ランダムアクセスメモリ - Google Patents
ダイナミツク型ランダムアクセスメモリInfo
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- JPS60191499A JPS60191499A JP59045202A JP4520284A JPS60191499A JP S60191499 A JPS60191499 A JP S60191499A JP 59045202 A JP59045202 A JP 59045202A JP 4520284 A JP4520284 A JP 4520284A JP S60191499 A JPS60191499 A JP S60191499A
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリに係シ、特にダイナミック型ラン
ダムアクセスメモリ（以下、ＤＲＡＭと略記する）に関
する。
ダムアクセスメモリ（以下、ＤＲＡＭと略記する）に関
する。
半導体メモリは微細加工技術の進展と共に犬容量化が進
み、たとえば１ＭビットのＤＲＡＭではケ゛−ト長が１
μｍ〜１．５μｍの微細化ＭＯ８（絶縁ゲート型）トラ
ンジスタが用いられようとしている。さらに、将来、４
ＭビットのＤＲＡＭが開発される頃には、使用するＭＯ
Ｓ ）ラン・ゾスタのゲート長は約０．８μｍに、１６
ＭビットのＤＲＡＭが開発される頃には、ＭＯＳトラン
ジスタのゲート長は約０．５μｍ程度に縮小されること
が予想される。このような大容量のＤＲＡＭのメモリセ
ルは、記憶用キャパシタと転送用ＭＯ３）ランジスタの
２素子よジなるが、転送用ＭＯ８）ランジスタのゲート
長および実効チャネル長が短かくなるにつれて短チヤネ
ル効果によってＭＯＳ ）ランジスタの閾値電圧の制御
が難しくなると共に、ゲート電圧に対するドレイン電流
の増加の傾きが緩くなり、サブスレッショールド電流が
無視できなくなる。
み、たとえば１ＭビットのＤＲＡＭではケ゛−ト長が１
μｍ〜１．５μｍの微細化ＭＯ８（絶縁ゲート型）トラ
ンジスタが用いられようとしている。さらに、将来、４
ＭビットのＤＲＡＭが開発される頃には、使用するＭＯ
Ｓ ）ラン・ゾスタのゲート長は約０．８μｍに、１６
ＭビットのＤＲＡＭが開発される頃には、ＭＯＳトラン
ジスタのゲート長は約０．５μｍ程度に縮小されること
が予想される。このような大容量のＤＲＡＭのメモリセ
ルは、記憶用キャパシタと転送用ＭＯ３）ランジスタの
２素子よジなるが、転送用ＭＯ８）ランジスタのゲート
長および実効チャネル長が短かくなるにつれて短チヤネ
ル効果によってＭＯＳ ）ランジスタの閾値電圧の制御
が難しくなると共に、ゲート電圧に対するドレイン電流
の増加の傾きが緩くなり、サブスレッショールド電流が
無視できなくなる。
ここで、従来のＤＲＡＭの回路の一部を第１図（、）に
、その動作波形の一例を第１図（ｂ）に示す。ビット線
Ｂ、Ｈにはプリチャージ回路−が接続されておシ、各ビ
ット線Ｂ、Ｂにはそれぞれ複数のメモリセル（図示簡略
化のために各１個２゜２′を示す）と各１個のダミーセ
ル３’、３トが接続されている。上記各メモリセル２は
、１個のＮチャネルＭＯＳ ）ランジスタからなる転送
トランジスタＴと１個の記憶キャパシタＣとが接続され
てなシ、上記トランジスタＴの一端がビット線に接続さ
れ、キャノ４シタＣの一端にはたとえば５ｖのＶＣＣ電
源が接続されている。そして、各メモリセル２，２′の
転送トランジスタＴのダートには各対応して行選択線で
あるワード線４゜４′が接続されておシ、前記各ダミー
セル３′、３の転送トランジスタのダートには各対応し
てダミーワード線５′、５が接続されている。また、前
記ビット線対Ｂ、Ｂにはラッチ型センスアンプ６が接続
されておｐ、このセンスアンゾロは、それぞれのドレイ
ンが相異なるビット線に接続されると共に互いのダート
およびドレインが交叉接続されたＮチャネルＭＯＳ ｌ
−ランジスタＴ１ ｒＴ２と、とのトランジスタチェ
＋Ｔ２の各ソースの共通接続部と外部基準電源ＶＳＳと
の間に接続されてｆ−）にセンスラッチ信号ＳＬが加え
られるラッチ用ＮチャネルＭＯ８）ランジスタＴ３とか
らなる。
、その動作波形の一例を第１図（ｂ）に示す。ビット線
Ｂ、Ｈにはプリチャージ回路−が接続されておシ、各ビ
ット線Ｂ、Ｂにはそれぞれ複数のメモリセル（図示簡略
化のために各１個２゜２′を示す）と各１個のダミーセ
ル３’、３トが接続されている。上記各メモリセル２は
、１個のＮチャネルＭＯＳ ）ランジスタからなる転送
トランジスタＴと１個の記憶キャパシタＣとが接続され
てなシ、上記トランジスタＴの一端がビット線に接続さ
れ、キャノ４シタＣの一端にはたとえば５ｖのＶＣＣ電
源が接続されている。そして、各メモリセル２，２′の
転送トランジスタＴのダートには各対応して行選択線で
あるワード線４゜４′が接続されておシ、前記各ダミー
セル３′、３の転送トランジスタのダートには各対応し
てダミーワード線５′、５が接続されている。また、前
記ビット線対Ｂ、Ｂにはラッチ型センスアンプ６が接続
されておｐ、このセンスアンゾロは、それぞれのドレイ
ンが相異なるビット線に接続されると共に互いのダート
およびドレインが交叉接続されたＮチャネルＭＯＳ ｌ
−ランジスタＴ１ ｒＴ２と、とのトランジスタチェ
＋Ｔ２の各ソースの共通接続部と外部基準電源ＶＳＳと
の間に接続されてｆ−）にセンスラッチ信号ＳＬが加え
られるラッチ用ＮチャネルＭＯ８）ランジスタＴ３とか
らなる。
次に、上記ＤＲＡＭの動作の概略を第１図伽）のタイミ
ング図を参照して説明する。時刻ｔ０において、各ワー
ド線４ 、４’、 ５’、 ５は非選択状態（ＶＳＳレ
ベル、ｏ、ｙ）にあり、この初期状態においてたとえば
メモリセル２はデータ′°１”を記憶している（この場
合、メモリセル２内のノードＮの電位は高レベルであジ
、たとえば４Ｖである）日ものとし、ビット線対Ｂ、Ｈ
の各電位ＶＢ 、 Ｖｉは対応してたとえば低レベル（
Ｖｓｓ電位）、高レベル（ＶＣＣ電位）にあるものとす
る。
ング図を参照して説明する。時刻ｔ０において、各ワー
ド線４ 、４’、 ５’、 ５は非選択状態（ＶＳＳレ
ベル、ｏ、ｙ）にあり、この初期状態においてたとえば
メモリセル２はデータ′°１”を記憶している（この場
合、メモリセル２内のノードＮの電位は高レベルであジ
、たとえば４Ｖである）日ものとし、ビット線対Ｂ、Ｈ
の各電位ＶＢ 、 Ｖｉは対応してたとえば低レベル（
Ｖｓｓ電位）、高レベル（ＶＣＣ電位）にあるものとす
る。
時Ｍｔｓでプリチャージ制御信号ＰＧがプリチャージ回
路１に与えられてプリチャージ動作が開始する。これに
より、ビット線Ｂの電位ＶＢが上昇してビット線Ｂの電
位■ｉと等しくなる。時刻ｔ３でたとえば前記メモリ２
に接続されているワード線４およびビット線Ｂ側のダミ
ーセル３５− に接続されているダミーワード線５が選択されてその電
位ＶＷＬがたとえばｖｃｃ電位まで上昇する。このとき
、メモリセル２の転送トランジスタＴはオフのままであ
るが、ダミーセル３の転送トランジスタ（図示せず）が
オンになってその記憶キヤｉＪ？シタの電位が読み出さ
れてビット線百の電位ｖｉがビット線Ｂの電位ＶＢよシ
も微少電位だけ低くなる。時刻ｔ、でセンスラッチ信号
線７を経てセンスラッチ信号ＳＬがセンスアンゾロに与
えられてセンスラッチ動作が行なわれ、これによシビッ
ト線Ｂの電位ｖｉは低レベル（Ｖｓｓ電位）になるが、
ビット線Ｂの電位ＶＢは高レベルのままである。時刻ｔ
、で前記ワード線４゜ダミーワード線５が非選択状態に
なる。
路１に与えられてプリチャージ動作が開始する。これに
より、ビット線Ｂの電位ＶＢが上昇してビット線Ｂの電
位■ｉと等しくなる。時刻ｔ３でたとえば前記メモリ２
に接続されているワード線４およびビット線Ｂ側のダミ
ーセル３５− に接続されているダミーワード線５が選択されてその電
位ＶＷＬがたとえばｖｃｃ電位まで上昇する。このとき
、メモリセル２の転送トランジスタＴはオフのままであ
るが、ダミーセル３の転送トランジスタ（図示せず）が
オンになってその記憶キヤｉＪ？シタの電位が読み出さ
れてビット線百の電位ｖｉがビット線Ｂの電位ＶＢよシ
も微少電位だけ低くなる。時刻ｔ、でセンスラッチ信号
線７を経てセンスラッチ信号ＳＬがセンスアンゾロに与
えられてセンスラッチ動作が行なわれ、これによシビッ
ト線Ｂの電位ｖｉは低レベル（Ｖｓｓ電位）になるが、
ビット線Ｂの電位ＶＢは高レベルのままである。時刻ｔ
、で前記ワード線４゜ダミーワード線５が非選択状態に
なる。
ところで、上述した従来のＤＲＡＭにおいては、ゲート
長の縮小によｐ転送トランジスタＴの実効チャネル長が
縮小されていくと、サブスレジョールドリーク電流が無
視できなくなシ、メモリの記憶保持特性が悪化してくる
。特に、短チ６− ャネル効果によシ閾値電圧の制御が困難化してくるため
、ますますサブスレッショールドリーク電流は防止でき
なくなってくる。
長の縮小によｐ転送トランジスタＴの実効チャネル長が
縮小されていくと、サブスレジョールドリーク電流が無
視できなくなシ、メモリの記憶保持特性が悪化してくる
。特に、短チ６− ャネル効果によシ閾値電圧の制御が困難化してくるため
、ますますサブスレッショールドリーク電流は防止でき
なくなってくる。
一方、上記サブスレッショールドリークを流や短チヤネ
ル効果を抑えるためにＮチャネル転送トランジスタＴの
チャネル領域およびチャネル領域下に高濃度のアクセプ
タ不純物のイオン注入が必要となる。これによって、Ｎ
チャネルトランジスタの逆バイアス効果による実効閾値
電圧シフトが生じたシ、チャネル移動度が劣化したり、
転送トランジスタＴのソース、ドレイン接合容量が増加
するのでビット線容量の増大をもたらすなどの欠点が生
じる。また、メモリの半導体基板のバイアス発生用の基
板バイアス発生回路を除いた場合、ビット線電位の低レ
ベルは基板電位と等しくなることがあシ、接合容量が増
し、ビット線容量が大きくならざるを得ない。
ル効果を抑えるためにＮチャネル転送トランジスタＴの
チャネル領域およびチャネル領域下に高濃度のアクセプ
タ不純物のイオン注入が必要となる。これによって、Ｎ
チャネルトランジスタの逆バイアス効果による実効閾値
電圧シフトが生じたシ、チャネル移動度が劣化したり、
転送トランジスタＴのソース、ドレイン接合容量が増加
するのでビット線容量の増大をもたらすなどの欠点が生
じる。また、メモリの半導体基板のバイアス発生用の基
板バイアス発生回路を除いた場合、ビット線電位の低レ
ベルは基板電位と等しくなることがあシ、接合容量が増
し、ビット線容量が大きくならざるを得ない。
本発明は上記の事情に鑑みてなされたもので、メモリセ
ルの転送トランジスタの接合容量の低減およびビット線
容量の低減を実現でき、さらに上記転送トランジスタの
特性を損なうことなくそのサブスレッショールドリーク
電流の防止を図り得るダイナミック型ランダムアクセス
メモリを提供するものである。
ルの転送トランジスタの接合容量の低減およびビット線
容量の低減を実現でき、さらに上記転送トランジスタの
特性を損なうことなくそのサブスレッショールドリーク
電流の防止を図り得るダイナミック型ランダムアクセス
メモリを提供するものである。
即ち、本発明のＤＲＡＭは、ビット線対に接続されてい
るラッチ型センスアンプの基準電位として、外部基準電
源電位より定電圧３７分だけレベルシフトした内部電源
電圧を供給する内部電源回路を付加し、メモリセルの非
選択時におけるワード線電位に対してビット線の低レベ
ル電位を前記定電正分以上シフトさせて動作させること
を特徴とするものである。
るラッチ型センスアンプの基準電位として、外部基準電
源電位より定電圧３７分だけレベルシフトした内部電源
電圧を供給する内部電源回路を付加し、メモリセルの非
選択時におけるワード線電位に対してビット線の低レベ
ル電位を前記定電正分以上シフトさせて動作させること
を特徴とするものである。
以下、図面を参照して本発明の一実施例を詳。
細に説明する。第２図（、）はＤＲＡＭの一部を示して
おシ、第１図（ａ）を参照して前述したＤＲＡＭに比べ
て、センスアンプ６の基準電位線８に外部基準電源ＶＳ
１１の電位よシ定電圧分Δ■だけレベルシフトした内部
電源電位■１を与えるための内部電源回路２０をメモリ
チップ上に設けた点が異なシ、その他は同じであるので
同一符号を付してその説明を省略する。
おシ、第１図（ａ）を参照して前述したＤＲＡＭに比べ
て、センスアンプ６の基準電位線８に外部基準電源ＶＳ
１１の電位よシ定電圧分Δ■だけレベルシフトした内部
電源電位■１を与えるための内部電源回路２０をメモリ
チップ上に設けた点が異なシ、その他は同じであるので
同一符号を付してその説明を省略する。
上記内部電源回路２０は、Ｖｃｃ電位（たとえば５ｖ）
の外部電源線２１およびＶ８８電位（０、■）の外部基
準電源線２２より電力を供給され、内部電源出力線２３
に内部電源電位Ｖ１（本例ではＶ８Ｂ電位よシΔＶだけ
高い。即ち、ｖ、 ＝Ｖ８８＋ΔＶである）を供給する
。
の外部電源線２１およびＶ８８電位（０、■）の外部基
準電源線２２より電力を供給され、内部電源出力線２３
に内部電源電位Ｖ１（本例ではＶ８Ｂ電位よシΔＶだけ
高い。即ち、ｖ、 ＝Ｖ８８＋ΔＶである）を供給する
。
上記ＤＲＡＭの動作はたとえば第２図（ｂ）に示すよう
になシ、これは第１図（ｂ）を参照して前述した従来例
の動作に比べてピット線対の低レベルはＶｌｉｓ電位で
はなく、非選択状態のワード線電位（Ｖｓｓ＝（ＩＹ）
を基準にして常に２７以上高いｖ１電位になる点が異な
り、その他の点は前記従来例の動作と同様である。
になシ、これは第１図（ｂ）を参照して前述した従来例
の動作に比べてピット線対の低レベルはＶｌｉｓ電位で
はなく、非選択状態のワード線電位（Ｖｓｓ＝（ＩＹ）
を基準にして常に２７以上高いｖ１電位になる点が異な
り、その他の点は前記従来例の動作と同様である。
ここで、メモリセル２，２′の転送トランジスタＴとし
て、たとえばそのダート長Ｌｇ＝１．Ｏμｍ。
て、たとえばそのダート長Ｌｇ＝１．Ｏμｍ。
９−
実効チャネル長０．８μｍ 、 ５” −）酸化膜厚ｔ
ｏｚ ＝１５０１、基板濃度を５Ｘ１０ｃｍ とした場
合、そのドレイン電流をＩｄ、ダート電圧をＶｇで表わ
してＶ口封Ｖｇの特性の一例は第３図に示すようになる
。即ち、転送トランジスタＴの上記特性曲線の直線部を
外挿した閾値電圧ｖｔｈは０．３■であシ、サブスレッ
ショールドリーク電流に対する閾値電圧Ｖｔｈｓｕｂは
−０，３■である。換言すれば、上記転送トランジスタ
の特性は、ダート電位とソース電位とが等しいときにド
レイン・ソース間に電流が流れる。
ｏｚ ＝１５０１、基板濃度を５Ｘ１０ｃｍ とした場
合、そのドレイン電流をＩｄ、ダート電圧をＶｇで表わ
してＶ口封Ｖｇの特性の一例は第３図に示すようになる
。即ち、転送トランジスタＴの上記特性曲線の直線部を
外挿した閾値電圧ｖｔｈは０．３■であシ、サブスレッ
ショールドリーク電流に対する閾値電圧Ｖｔｈｓｕｂは
−０，３■である。換言すれば、上記転送トランジスタ
の特性は、ダート電位とソース電位とが等しいときにド
レイン・ソース間に電流が流れる。
そこで、ΔＶとしてたとえば０．６Ｖ、したがりてｖｕ
＝ｏ、６Ｖに設定しておくものとすれば、第２図（ｂ）
の時刻ｔ０においては各ワード線は非選択状態でｏ■、
ビット線Ｂの電位ｖＢは低レベル（０，６Ｖ）であるの
で、この低レベルのビット線Ｂに接続されているメモリ
セル２の転送トランジスタＴの実効的ダート電圧は一〇
、６ｖとなシ、そのサブスレッショールド閾値ｔ 圧Ｖ
ｔｈｓｕｂ（−０，３Ｖ）よ勺低くなって上記転送トラ
ンジ１０− スタＴはカットオフしてお９、そのサブスレッショール
ドリーク電流が防止される。
＝ｏ、６Ｖに設定しておくものとすれば、第２図（ｂ）
の時刻ｔ０においては各ワード線は非選択状態でｏ■、
ビット線Ｂの電位ｖＢは低レベル（０，６Ｖ）であるの
で、この低レベルのビット線Ｂに接続されているメモリ
セル２の転送トランジスタＴの実効的ダート電圧は一〇
、６ｖとなシ、そのサブスレッショールド閾値ｔ 圧Ｖ
ｔｈｓｕｂ（−０，３Ｖ）よ勺低くなって上記転送トラ
ンジ１０− スタＴはカットオフしてお９、そのサブスレッショール
ドリーク電流が防止される。
したがって、上記ＤＲＡＭによれば、メモリセル２の書
き込み電荷量の低下が生じることもなく、良好な転送ト
ランジスタ特性、換言すれば良好な記憶保持特性が得ら
れる。
き込み電荷量の低下が生じることもなく、良好な転送ト
ランジスタ特性、換言すれば良好な記憶保持特性が得ら
れる。
しかも、上記ＤＲＡＭによれば、上記サブスレッショー
ルドリーク電流の防止を図るために転送トランジスタの
基板を特別な高不純物濃度にする必要がなく、これに伴
って転送トランジスタのソース、ドレイン接合容量を低
減し、ビット線容量を低減することが可能になる。また
、上記した特別な高不純物濃度にする必要がないことか
ら、逆バイアス効果による転送トランジスタの閾値電圧
増加に伴なう記憶キャパシタへのデータ書き込み効率（
電位）の低下が生じなくなる利点がある。
ルドリーク電流の防止を図るために転送トランジスタの
基板を特別な高不純物濃度にする必要がなく、これに伴
って転送トランジスタのソース、ドレイン接合容量を低
減し、ビット線容量を低減することが可能になる。また
、上記した特別な高不純物濃度にする必要がないことか
ら、逆バイアス効果による転送トランジスタの閾値電圧
増加に伴なう記憶キャパシタへのデータ書き込み効率（
電位）の低下が生じなくなる利点がある。
なお、上述した本発明実施例の効果の理解を助けるため
に、ここで前述の従来例における動作を詳述する。即ち
、従来例においては、時刻ｔ０においてビット線Ｂの低
レベルがｏｖであるので、このビット線Ｂに接続されて
いるメモリセル２の転送トランジスタＴにはそのサブス
レッショールド電流閾値電圧Ｖｔｈｓｕｂよシ高い電位
がデートに加わることになシ、サブスレッショールドリ
ーク電流が上記転送トランジスタＴを流れる。したがっ
て、上記時刻ｔ０からプリチャージ開始時刻ｔ１までの
時間が長いと、上記リーク電流によシメモリセル２の記
憶キャノ４シタＴの保持電荷が失なわれてしまう。そし
て、従来例の場合に、上記サブスレッショールドリーク
電流を本発明実施例と同等程度に防止しようとするには
、転送トランジスタＴの閾値電圧ｖｔｈを０．６Ｖ程度
正側にシフトする必要が生じ、とのシフトのためには転
送トランジスタの基板不純物濃度をたとえばＩ Ｘ １
０”ｃｍ ’ＰＣまで高める必要が生じる。しかし、こ
のように濃度を高めると、転送トランジスタのソースあ
るいはドレインの接合容量が付加されるビット線容量が
著しく増加してしまう。また、基板不純物濃度が前記１
×１０（１） にまで高まると、転送トランジスタの逆
バイアス効果による閾値電圧増加分および前記閾値電圧
の増加分０．６Ｖによシメモリセルへのデータの書き込
み電位が著しく低下（たとえば１Ｖ程度）してしまうこ
とになる。
に、ここで前述の従来例における動作を詳述する。即ち
、従来例においては、時刻ｔ０においてビット線Ｂの低
レベルがｏｖであるので、このビット線Ｂに接続されて
いるメモリセル２の転送トランジスタＴにはそのサブス
レッショールド電流閾値電圧Ｖｔｈｓｕｂよシ高い電位
がデートに加わることになシ、サブスレッショールドリ
ーク電流が上記転送トランジスタＴを流れる。したがっ
て、上記時刻ｔ０からプリチャージ開始時刻ｔ１までの
時間が長いと、上記リーク電流によシメモリセル２の記
憶キャノ４シタＴの保持電荷が失なわれてしまう。そし
て、従来例の場合に、上記サブスレッショールドリーク
電流を本発明実施例と同等程度に防止しようとするには
、転送トランジスタＴの閾値電圧ｖｔｈを０．６Ｖ程度
正側にシフトする必要が生じ、とのシフトのためには転
送トランジスタの基板不純物濃度をたとえばＩ Ｘ １
０”ｃｍ ’ＰＣまで高める必要が生じる。しかし、こ
のように濃度を高めると、転送トランジスタのソースあ
るいはドレインの接合容量が付加されるビット線容量が
著しく増加してしまう。また、基板不純物濃度が前記１
×１０（１） にまで高まると、転送トランジスタの逆
バイアス効果による閾値電圧増加分および前記閾値電圧
の増加分０．６Ｖによシメモリセルへのデータの書き込
み電位が著しく低下（たとえば１Ｖ程度）してしまうこ
とになる。
なお、本発明実施例の第２図（、）のＤＲＡＭにおける
内部電源回路の具体例をそれぞれ第４図乃至第６図に示
している。即ち、第４図の内部電源回路４０では、Ｐチ
ャネルＭＯ８）ジンジスタＴＰとダイオード素子りとの
直列回路がＶＣＣ電源線２１とＶ８Ｂ電源線２２との間
に接続されると共に上記トランジスタＴＰＯダートがＶ
８８電源線２２に接続されてなシ、上記トランジスタＴ
Ｐのドレインとダイオード素子りのアノードとの接続点
にダイオード順方向電圧３７分だけｖｓｓ電源電位から
レベルシフトした内部電源電圧ｖ１が得られ、このｖ１
電圧が出力電圧線２３に出力される。
内部電源回路の具体例をそれぞれ第４図乃至第６図に示
している。即ち、第４図の内部電源回路４０では、Ｐチ
ャネルＭＯ８）ジンジスタＴＰとダイオード素子りとの
直列回路がＶＣＣ電源線２１とＶ８Ｂ電源線２２との間
に接続されると共に上記トランジスタＴＰＯダートがＶ
８８電源線２２に接続されてなシ、上記トランジスタＴ
Ｐのドレインとダイオード素子りのアノードとの接続点
にダイオード順方向電圧３７分だけｖｓｓ電源電位から
レベルシフトした内部電源電圧ｖ１が得られ、このｖ１
電圧が出力電圧線２３に出力される。
また、第５図の内部電源回路５０は、第４図の回路にお
ける１個のダイオード素子りを直列１３− 接続された２個のダイオード素子Ｄ１ 、Ｄ、に置き換
えたものであシ、ΔＶはダイオード順方向電圧の２倍に
なる。
ける１個のダイオード素子りを直列１３− 接続された２個のダイオード素子Ｄ１ 、Ｄ、に置き換
えたものであシ、ΔＶはダイオード順方向電圧の２倍に
なる。
また、第６図の内部電源回路６０は、Ｐチャネルトラン
ジスタＴＰおよびＮチャネルトランジスタＴＮの直列回
路がｖｃｃ電源線２１とＶＳＩ＋電源線２２との間に接
続され、上記両トランジスタの接点と上記Ｎチャネルト
ランジスタＴＮのダートとの間に２段のＣＭＯＳインノ
ぐ一タ■□ 、Ｉ２が挿入接続され、前記Ｐチャネルト
ランジスタＴＰＯダートがＶＢＢ電源線２２に接続され
てな９、前記接続点の出力電圧ｖ１が出力電圧線２３に
出力されるものである。この場合、上記接続点電圧が初
段のＣＭＯＳインバータＩ工の閾値電圧よシ低ければ、
このＣＭＯＳインバータ１１の出力はＶＣＣ電位、次段
のＣＭＯＳインバータＩ２の出力はＶ８Ｂ電位となって
ＮチャネルトランジスタＴＡＵオフになるが、前記接続
点電圧が上記ＣＭＯＳインバータ１１の閾値電圧よシ高
ければ、このＣＭＯＳインバータＩ１の出力は■ｓｓ電
位、次段のＣＭＯＳイ１４− ンバータエ２の出力はＶＣＣ電位となってＮチャネルト
ランジスタＴＮはオンになる。したがって、出力電圧ｖ
１は前記ＣＭＯＳインバータ１１の閾値電圧に等しい値
になる。なおインパータエ１ ９■２はそれぞれＰチャ
ネルトランジスタＴ、／とＮチャネルトランジスタＴＮ
ｌとからなる。
ジスタＴＰおよびＮチャネルトランジスタＴＮの直列回
路がｖｃｃ電源線２１とＶＳＩ＋電源線２２との間に接
続され、上記両トランジスタの接点と上記Ｎチャネルト
ランジスタＴＮのダートとの間に２段のＣＭＯＳインノ
ぐ一タ■□ 、Ｉ２が挿入接続され、前記Ｐチャネルト
ランジスタＴＰＯダートがＶＢＢ電源線２２に接続され
てな９、前記接続点の出力電圧ｖ１が出力電圧線２３に
出力されるものである。この場合、上記接続点電圧が初
段のＣＭＯＳインバータＩ工の閾値電圧よシ低ければ、
このＣＭＯＳインバータ１１の出力はＶＣＣ電位、次段
のＣＭＯＳインバータＩ２の出力はＶ８Ｂ電位となって
ＮチャネルトランジスタＴＡＵオフになるが、前記接続
点電圧が上記ＣＭＯＳインバータ１１の閾値電圧よシ高
ければ、このＣＭＯＳインバータＩ１の出力は■ｓｓ電
位、次段のＣＭＯＳイ１４− ンバータエ２の出力はＶＣＣ電位となってＮチャネルト
ランジスタＴＮはオンになる。したがって、出力電圧ｖ
１は前記ＣＭＯＳインバータ１１の閾値電圧に等しい値
になる。なおインパータエ１ ９■２はそれぞれＰチャ
ネルトランジスタＴ、／とＮチャネルトランジスタＴＮ
ｌとからなる。
第７図は、本発明の他の実施例に係るＤＲＡＭの一部を
示しておυ、各列（ビット線対Ｂ１＋Ｂｌ＋ＢＮＩ Ｂ
Ｎ ）のセンスアンｆ７０１〜７ＯＮにおける交叉接続
トランジスタ対Ｔ１ 、Ｔ２のソース共通接続点が一括
接続されて共通の１個のラッチ用ＭＯ８）ランジスタＴ
／、を介して内部電源回路２０の出力電圧線２３に接続
されたものであシ、その他は前記実施例と同様である。
示しておυ、各列（ビット線対Ｂ１＋Ｂｌ＋ＢＮＩ Ｂ
Ｎ ）のセンスアンｆ７０１〜７ＯＮにおける交叉接続
トランジスタ対Ｔ１ 、Ｔ２のソース共通接続点が一括
接続されて共通の１個のラッチ用ＭＯ８）ランジスタＴ
／、を介して内部電源回路２０の出力電圧線２３に接続
されたものであシ、その他は前記実施例と同様である。
また、前記各実施例では、メモリセル用転送トランジス
タおよびセンスアンプ用トランジスタとしてＮチャネル
型を用いた場合を示したが、これとは逆にそれぞれＰチ
ャネル型トランジスタを用いた場合にも電位関係の基準
を逆転することにより前記実施例と同様な効果が得られ
る。
タおよびセンスアンプ用トランジスタとしてＮチャネル
型を用いた場合を示したが、これとは逆にそれぞれＰチ
ャネル型トランジスタを用いた場合にも電位関係の基準
を逆転することにより前記実施例と同様な効果が得られ
る。
即ち、この場合には、外部基準電位源を■ｃｃ電源とし
、このＶｃｃ電源電位よりΔＶだけ低い電位をセンスア
ンプの基準電位として供給すればよい。
、このＶｃｃ電源電位よりΔＶだけ低い電位をセンスア
ンプの基準電位として供給すればよい。
上述したように本発明のＤＲＡＭによれば、メモリセル
の転送トランジスタの接合容量の低減およびビット線容
量の低減を実現でき、上記転送トランジスタの逆バイア
ス効果による記憶キャパシタへのデータ書き込み電位の
低下を防止でき、しかも上記転送トランジスタの特性を
損なうことなくそのサブスレッショールドリーク電流の
防止ひいてはメモリセルの記憶保持特性の向上を図るこ
とができる。
の転送トランジスタの接合容量の低減およびビット線容
量の低減を実現でき、上記転送トランジスタの逆バイア
ス効果による記憶キャパシタへのデータ書き込み電位の
低下を防止でき、しかも上記転送トランジスタの特性を
損なうことなくそのサブスレッショールドリーク電流の
防止ひいてはメモリセルの記憶保持特性の向上を図るこ
とができる。
第１図は従来のＤＲＡＭの一部を示す回路図およびその
一動作例を示す電位波形図、第２図は本発明の一実施例
に係るＤＲＡＭの一部を示す回路図およびその一動作例
を示す電位波形図、第３図は第２図におけるメモリセル
内転送トランジスタの特性例を示す図、第４図乃至第６
図はそれぞれ第２図における内部電源回路の具体例を示
す回路図、第７図は本発明の他の実施例の要部を示す回
路図である。 Ｂ＋ Ｂｐ Ｂ 、＊ Ｂ １〜ＢＮ、ＢＮ・・・ビッ
ト線、２゜２′・・・メモリセル、３．３’・・・ダミ
ーセル、４．４’・・・ワード線、５．５’・・・ダミ
ーワード線、６．７０・・・センスアンプ、２０’、４
０，５θ、６０・・・内部電源回路、Ｔ８・・・ラッチ
用トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第２図（ａ） 第１図（ｂ） −Ｉ）！’を列 第２図（ｂ） 一日テー列 第３図 第４図 ｊ１５図
一動作例を示す電位波形図、第２図は本発明の一実施例
に係るＤＲＡＭの一部を示す回路図およびその一動作例
を示す電位波形図、第３図は第２図におけるメモリセル
内転送トランジスタの特性例を示す図、第４図乃至第６
図はそれぞれ第２図における内部電源回路の具体例を示
す回路図、第７図は本発明の他の実施例の要部を示す回
路図である。 Ｂ＋ Ｂｐ Ｂ 、＊ Ｂ １〜ＢＮ、ＢＮ・・・ビッ
ト線、２゜２′・・・メモリセル、３．３’・・・ダミ
ーセル、４．４’・・・ワード線、５．５’・・・ダミ
ーワード線、６．７０・・・センスアンプ、２０’、４
０，５θ、６０・・・内部電源回路、Ｔ８・・・ラッチ
用トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第２図（ａ） 第１図（ｂ） −Ｉ）！’を列 第２図（ｂ） 一日テー列 第３図 第４図 ｊ１５図
Claims (3)
- （１）それぞれ多数のメモリセルと１個のダミーセルと
が接続されたビット線対と、上記メモリセルおよびダミ
ーセルを選択するためのワード線およびダミーワード線
と、前記ビット線対に接続されたラッチ型センスアンプ
とを有し、上記メモリセルはＭＯＳ型の転送トランジス
タおよび記憶用キャパシタが直列接続され、上記転送用
トランジスタのダートが前記ワード線に接続され、上記
転送用トランジスタの一端が前記ビット線に接続されて
なるダイナミック型ランダムアクセスメモリにおいて、
前記ラッチ型センスアンプの基準電位として外部基準電
源電位よシ所定の定電圧だけレベルシフトした内部電源
電圧を供給する内部電源回路を具備し、前記メモリセル
の非選択時におけるワード線電位に対してビット線の低
レベル電位を前記定電正分以上シフトさせるようにして
なることを特徴とするダイナミック型ランダムアクセス
メモリ。 - （２） 前記ラッチ型センスアンプは、複数のビット線
対に各対応するラッチ型センスアンプそれぞれのラッチ
用トランジスタとして共通の１個のＭＯＳ ）ランジス
タが接続されてなることを特徴とする特許 イナミック型ランダムアクセスメモリ。 ソース電値と - （３）前記転送トランジスタは、グー｝ｔＱ戸が等しい
ときにドレイン・ソース間で電流が流れる特性を有する
ことを特徴とする前記特許請求の範囲第１項記載のダイ
ナミック型ランダムアクセスメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045202A JPS60191499A (ja) | 1984-03-09 | 1984-03-09 | ダイナミツク型ランダムアクセスメモリ |
| EP85301505A EP0154547B1 (en) | 1984-03-09 | 1985-03-05 | A dynamic read-write random access memory |
| DE8585301505T DE3586064D1 (de) | 1984-03-09 | 1985-03-05 | Dynamischer lese-schreib-direktzugriffsspeicher. |
| KR1019850001421A KR910000383B1 (ko) | 1984-03-09 | 1985-03-06 | 다이나믹형 랜덤억세스메모리 |
| US07/143,204 US4794571A (en) | 1984-03-09 | 1988-01-11 | Dynamic read-write random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045202A JPS60191499A (ja) | 1984-03-09 | 1984-03-09 | ダイナミツク型ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60191499A true JPS60191499A (ja) | 1985-09-28 |
| JPH0587914B2 JPH0587914B2 (ja) | 1993-12-20 |
Family
ID=12712677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59045202A Granted JPS60191499A (ja) | 1984-03-09 | 1984-03-09 | ダイナミツク型ランダムアクセスメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4794571A (ja) |
| EP (1) | EP0154547B1 (ja) |
| JP (1) | JPS60191499A (ja) |
| KR (1) | KR910000383B1 (ja) |
| DE (1) | DE3586064D1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62121990A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体集積回路 |
| JPS62502922A (ja) * | 1985-05-28 | 1987-11-19 | アメリカン テレフオン アンド テレグラフ カムパニ− | 増加したデ−タ保持時間を有するダイナミック・メモリ |
| JPS63117391A (ja) * | 1986-11-04 | 1988-05-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0785662A (ja) * | 1993-06-30 | 1995-03-31 | Nec Corp | ダイナミック形半導体記憶装置 |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63121197A (ja) * | 1986-11-07 | 1988-05-25 | Fujitsu Ltd | 半導体記憶装置 |
| US5007022A (en) * | 1987-12-21 | 1991-04-09 | Texas Instruments Incorporated | Two-port two-transistor DRAM |
| JPH01166399A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JPH01171194A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5153701A (en) * | 1987-12-28 | 1992-10-06 | At&T Bell Laboratories | Semiconductor device with low defect density oxide |
| KR0137768B1 (ko) * | 1988-11-23 | 1998-06-01 | 존 지. 웨브 | 단일 트랜지스터 메모리 셀과 함께 사용하는 고속 자동 센스 증폭기 |
| GB9007793D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Dram cell plate and precharge voltage generator |
| US5339274A (en) * | 1992-10-30 | 1994-08-16 | International Business Machines Corporation | Variable bitline precharge voltage sensing technique for DRAM structures |
| ATE177245T1 (de) * | 1994-01-12 | 1999-03-15 | Siemens Ag | Integrierte halbleiterspeicherschaltung und verfahren zu ihrem betrieb |
| FR2787922B1 (fr) * | 1998-12-23 | 2002-06-28 | St Microelectronics Sa | Cellule memoire a programmation unique en technologie cmos |
| JP4084149B2 (ja) * | 2002-09-13 | 2008-04-30 | 富士通株式会社 | 半導体記憶装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3514765A (en) * | 1969-05-23 | 1970-05-26 | Shell Oil Co | Sense amplifier comprising cross coupled mosfet's operating in a race mode for single device per bit mosfet memories |
| US3678473A (en) * | 1970-06-04 | 1972-07-18 | Shell Oil Co | Read-write circuit for capacitive memory arrays |
| BE789500A (fr) * | 1971-09-30 | 1973-03-29 | Siemens Ag | Memoire a semiconducteurs avec elements de memorisation a un seul transistor |
| DE2454988C2 (de) * | 1974-11-20 | 1976-09-09 | Siemens Ag | Schaltungsanordnung zur verhinderung des verlustes der in den kapazitaeten von nach dem dynamischen prinzip aufgebauten speicherzellen eines mos- speichers gespeicherten informationen |
| US4099265A (en) * | 1976-12-22 | 1978-07-04 | Motorola, Inc. | Sense line balance circuit for static random access memory |
| JPS5399736A (en) * | 1977-02-10 | 1978-08-31 | Toshiba Corp | Semiconductor memory unit |
| JPS5457921A (en) * | 1977-10-18 | 1979-05-10 | Fujitsu Ltd | Sense amplifier circuit |
| US4158241A (en) * | 1978-06-15 | 1979-06-12 | Fujitsu Limited | Semiconductor memory device with a plurality of memory cells and a sense amplifier circuit thereof |
| JPS5661085A (en) * | 1979-10-23 | 1981-05-26 | Toshiba Corp | Semiconductor memory device |
| JPS5712483A (en) * | 1980-06-23 | 1982-01-22 | Nec Corp | Transistor circuit |
-
1984
- 1984-03-09 JP JP59045202A patent/JPS60191499A/ja active Granted
-
1985
- 1985-03-05 DE DE8585301505T patent/DE3586064D1/de not_active Expired - Lifetime
- 1985-03-05 EP EP85301505A patent/EP0154547B1/en not_active Expired - Lifetime
- 1985-03-06 KR KR1019850001421A patent/KR910000383B1/ko not_active IP Right Cessation
-
1988
- 1988-01-11 US US07/143,204 patent/US4794571A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62502922A (ja) * | 1985-05-28 | 1987-11-19 | アメリカン テレフオン アンド テレグラフ カムパニ− | 増加したデ−タ保持時間を有するダイナミック・メモリ |
| JPH0470718B2 (ja) * | 1985-05-28 | 1992-11-11 | Amerikan Terefuon Ando Teregurafu Co | |
| JPS62121990A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体集積回路 |
| JPS63117391A (ja) * | 1986-11-04 | 1988-05-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| JPH0785662A (ja) * | 1993-06-30 | 1995-03-31 | Nec Corp | ダイナミック形半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0154547A2 (en) | 1985-09-11 |
| KR910000383B1 (ko) | 1991-01-24 |
| KR850007156A (ko) | 1985-10-30 |
| EP0154547A3 (en) | 1987-01-21 |
| JPH0587914B2 (ja) | 1993-12-20 |
| DE3586064D1 (de) | 1992-06-25 |
| EP0154547B1 (en) | 1992-05-20 |
| US4794571A (en) | 1988-12-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |