JPS63121197A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS63121197A
JPS63121197A JP61265372A JP26537286A JPS63121197A JP S63121197 A JPS63121197 A JP S63121197A JP 61265372 A JP61265372 A JP 61265372A JP 26537286 A JP26537286 A JP 26537286A JP S63121197 A JPS63121197 A JP S63121197A
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JP
Japan
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refresh
cell
interval
capacitor
request signal
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JP61265372A
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Takeo Tatematsu
武夫 立松
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 センサセルアレイを設け、そのセルレベルを感知するこ
とにより必要な時間だけにリフレッシュ要求信号を出力
するようにした半導体記憶装置。
〔産業上の利用分野〕
本発明は、リフレッシュをそれが必要な時点で、自分で
リフレッシュ要求信号を出して行なうようにした半導体
記憶装置に関する。
〔従来の技術〕
ダイナミックＲＡＭはリフレッシュが必要であり、その
リフレッシュ要求信号をＣＰＵが出力するもの、及びタ
イマ（リングオシレータ）を備えていて自分で出力する
ものがある。いずれにしてもリフレッシュは定期的に行
なわれるが、実際にリフレッシュ要、不要を検出し、リ
フレッシュが必要なら（それ程、メモリセルのキャパシ
タの電位が変ったら）リフレッシュするタイプのものも
考えられている。
Ｄ（ダイナミック）ＲＡＭが自分でリフレッシュ制御す
るとＣＰＵからはＳ（スタティック）ＲＡＭと余り変ら
なくなり（メモリアクセスとり）レッシュの競合、その
優先処理の問題は残る）、そこでこの型のＤＲＡＭは擬
似ＳＲＡＭと呼ばれる。
またリフレッシュが必要なタイミングは、製造プロセス
（リークの大小）、温度、電圧などにより変り、定期的
にリフレッシュする方式では最悪事態でも記憶内容の破
壊が防げるようにする必要上短周期になる（一般に４ｍ
Ｓ程度）が、キャパシタの電位を検出してリフレッシュ
する方式ではリフレッシュ間隔を最大限引き延ばすこと
ができ、消費電力が減少しくこれは特にバッテリバック
アンプのとき有利）、メモリアクセスとの競合が少なく
なる。
リフレッシュが必要なタイミングを検出する方式の例と
しては、メモリセルのキャパシタと同種のキャパシタを
基板に形成してこのキャパシタの電圧を検出するように
しておき、ワ、フレッシュするときこのキャパシタを充
電しそしてキャパシタ、電圧が所定値以下に下るときリ
フレッシュ要求信号を出力するものがある。勿論このリ
フレッシュ要求信号が出るタイミングは、そのタイミン
グではメモリセル群中の最も速（リークするメモリセル
でも正しい読取りが出来る状態にある、そういうタイミ
ングでなければならず、これは基Ｆｊ、（チップ）の特
性により変り、検出用キャパシタで検出するとなると該
キャパシタを基板上のどこに設置するかも問題である。
そこで上記方式では複数個のキャパシタを作り、それを
ヒユーズを介して接続しておき、各チップで所要のリフ
レッシュタイミングが得られるようにレーザ光でヒユー
ズを切断してキャパシタ容量を所要値としている。
〔発明が解決しようとする問題点〕
しかしながら、レーザ光でヒユーズを溶断してキャパシ
タ容量を所要値にする作業は容易ではない。またキャパ
シタ容量の所要値を決定する作業も容易ではなく、また
どのチップでも同じキャパシタ容量値を用いるなら余裕
を十分とらなければならないからリフレッシュ間隔は短
くなり、クロックによる周期的なリフレッシュと余り変
らなくなる。
本発明はか−る点を改善し、調整が容易でかつ可及的に
リフレッシュ間隔を長（することができるリフレッシュ
制御手段を提供しようとするものである。
〔問題点を解決するための手段〕
本発明の半導体記憶装置は、チップ上のセルアレイ　（
１２）のメモリセル（ＭＣ）と同じ構造を持ちかつ同じ
チップ上に配設された複数個の擬似メモリセル（ＰＭＣ
）と、該擬似メモリセルの各々のキャパシタの電位を検
出し、１つでも所定値以下になれば信号（φｓ）を生じ
る第１の回路（Ｑａ、Ｌ　３．Ｑ＋、Ｑ２．−・・・、
Ｌ　２）と、該信号（φｓ）が発生するときリフレッシ
ュ要求信号（φＲＦＳＨ）を出力し、かつ各擬似メモリ
セルのキャパシタを一時的に充電させる第２の回路（Ａ
Ｃ。
Ｌ＋、Ｉｔ〜Ｉ３．Ｑｂ）を備えることを特徴とするも
のである。
〔作用〕
この記憶装置では、リアルセルと同じ構造の擬似セルを
複数個チップ上に分散配置し、リアルセルのリフレッシ
ュ間隔分布を代表しかつそれより必らず短いリフレッシ
ュ間隔を実現させて、それによりリフレッシュ要求を出
すようにしたので、プロセス、温度、電圧条件に自動的
に適合して、可及的に長い間隔のセルフリフレッシュを
行なうことができる。またレーザ光でヒユーズ切断など
面倒な調整が必要でなく、擬似セルのキャパシタ容量を
リアルセルのそれより小にする、キャパシタ電圧を検出
するトランジスタＱｌ、Ｑ２．・・・・・・の閾値を適
切に定める等でよく、扱い易い利点がある。
〔実施例〕
第１図に本発明の実施例を示す。１２はセルアレイで、
多数のビット線ＢＬｉ、ＢＬｊ、ＢＬｋ。
・・・・・・およびワード線ＷＬ　ｔ、ｗｒ、ｊ、・・
・・・・を備え、これらの各交点に１トランジスタ１キ
ヤパシタ型のメモリセルＭＣを配設してなる。本発明で
はこれらのメモリセル（リアルセル）ＭＣと同じ構造の
擬似メモリセルＰＭＣを複数個配設する。これらのｂｆ
ｆ（以メモリセルＰＭＣはセルアレイの各メモリセルを
代表するものなので、例えば第２図に示すようにチップ
１０上のセルアレイ１２の左端および右端の１ワ一ド線
分のメモリセルとする。但し情報の記憶には使用しない
からワード／コラムデコーダの制御対象とはせず、メモ
リのアドレス空間から外す。勿論擬似メモリセル群に、
セルアレイの中央の１ワ一ド線分のメモリセル群を当て
てもよく、１コラムおきなどセル数減少を図ってもよい
が、設置位置数および／またはセル数減少を図る程、各
メモリセルをよく代表することにはならなくなる。
第１図では擬似メモリセルＰＭＣを１ワ一ド線分配設し
たとしており、これらのセルＰＭＣには、各セルのトラ
ンジスタのゲート制御用配線し１、キャパシタ電位検出
用のトランジスタＱｌ、Ｑ１、Ｑ２、・・・・・・これ
らに電源電位（ｖｃｃ　　ＶＴＨＨ、こ−でＶＴＨＮ　
　はＱａの閾値電圧）を与えるトランジスタＱａと配線
Ｌ３、および出力線Ｌ２を配設する。
この出力線Ｌ２はトランジスタＱｌ、Ｑ２．・・・・・
・の出力をワイヤードオアする。ＡＣはリフレッシュ要
求信号φＲＦＳＨを出力するアンドゲートで、出力線Ｌ
２からの信号φｓと、それをインバータ１３で反転した
信号φｋを入力される。ゲートＡＣの出力φＲＦＳＨは
配線Ｌ１に与えられ、また遅延用インバータＩＩ、Ｉ２
を通してトランジスタＱｂのゲートに入る。トランジス
タＱｂは出力線Ｌ２とグランドとの間に接続され、イン
バータＩ２の出力φｐでオン／オフする。
第３図の波形図を参照しながら第１図の動作を説明する
と、擬似メモリセルＰＭＣのどれかのキャパシタの電位
がＰチャネルＭＯＳトランジスタＱｌ、Ｑ２．・・・・
・・がオンする程度に下ると（Ｖｃｘ＜ＶＣＣＶＴＨＮ
　　ＶＴ肝、こ−でＶＴＨＰ　　はＱ　＋　。
Ｑ　２　、・・・・・・の閾値電圧、になると）当該ト
ランジスタはオンになり、この結果信号φｓが立上って
Ｈ（ハイ）レベルになる。今までφｓはＬ（ロー）レベ
ルであり、従って信号φにはＨであるので、φｓがＨに
なるとアンドゲートＡＧはφＲＦＳＨを立上げ、これは
セルアレイ１２へのリフレッシュ要求信号になる。、ま
たφＲＦＳＨは擬似メモリセル２ＭＣ群（センスセルア
レイ）の各セルのトランジスタのゲートに入って該トラ
ンジスタをオンにし、当該キャパシタを電源Ｖｃｃで充
電する。従ってキャパシタ電圧Ｖｅｘは立上り、これら
のキャパシタもリフレッシュされたことになる。
φｓがＨになるとやがてφにはＬになりφＲＦＳＨはＬ
になる。φＲＦＳＨは遅延回路を構成するインバータＩ
Ｉ、Ｉ２を通って信号φｐになるので、該信号φｐは図
示の形状及び発生タイミングになる。
φＲＦＳＨでセンスセルアレイのキャパシタが充電され
るとトランジスタＱＩＩＱ２１　・・・・・・はオフに
なるが、この状態では出力線Ｌ２はフローティング状態
で、信号φｓは以前のＨレベルを保つ。しかしφｐが立
上ってトランジスタＱｂがオンになると出力線Ｌ２はグ
ランドへ落され、φｓはＬに、続いてφにはＨになる。
ある擬似メモリセルのキャパシタ電圧Ｖｅｘが所定値以
下になると再び当該トランジスタ（Ｑ　Ｉ＊　Ｑ　２１
　・・・・・・のどれか）がオンになり、信号φｓが立
上り、上記動作が繰り返される。
セルフリフレッシュで最も重要な点は、セルのリフレッ
シュタイムが温度、電圧、製造プロセス等に大きく依存
して変るのを的確に捉えるセンサを持ち、リフレッシュ
間隔がどんな使用条件下でも、どのセルのリフレッシュ
タイム限界値よりや＼短い間隔であることである。セル
のリフレッシュタイムは各セル毎に異なり、短いもの、
長いもの、様々である。第４図（ａ）は各セルのリフレ
ッシュタイムの分布例を示し、本例ではＴａ＝７０℃に
おいて短いもので３０ｍ５．長いもので１６０ｍ５、一
番多いのは１２０ｍ５である。この分布曲線は温度が上
ると下方へ、温度が下ると上方へ移動する。センサセル
アレイ１４はか−る分布を代表しそして最も短い間隔の
ものは、セルアレイ１２の最も短い間隔のものより更に
所定値（マージン）δだけ短くなければならない。擬似
メモリセルとしてそのセル容量はリアルセル容量より小
さいものとし、またＪＵＮＣＴＩＯＮ面積はリアルセル
と同様とし、か＼る擬似メモリセルを複数個セルアレイ
１２に分散配置（１乃至複数ワード線分など）すると、
そのリフレッシュタイムの分布は第４図（ｂ）の如くな
り（（ａ）と相似であるが全体として短間隔側ヘシフト
している。ピークが低いのはセル数が少数のため）、そ
の最も短いものでリフレッシュ要求信号を上げることで
上記要求を満足することができる。
リフレッシュタイムは温度で指数関数的に変るから、第
５図に示すように、メモリセルのリフレッシュタイムが
曲線Ｃ１なら、これより常に若干短い間隔の曲線Ｃ２で
リフレッシュ要求信号を上げるようにするとよく、これ
により記憶情報の破壊を招くことなくかつ可及的に長い
リフレッシュ間隔を実現できる。センサセルアレイ１４
を用いると、第４図（ｂｌのそのリフレッシュ間隔分布
曲線・　も温度に従って上、下するから、曲線Ｃ２のリ
フレッシュが可能になる。
リフレッシュ要求信号φＲＦＳＨはチップ内で受けてセ
ルアレイ１２のリフレッシュを行なうタイプのものと、
−旦外部へ出し、外部（ＣＰＵ）から改めてリフレッシ
ュ要求し、この際リフレッシュアドレスも入力してくる
タイプのものがある。本発明はこのいずれにも適用でき
る。
〔発明の効果〕
以上説明したように、本発明ではリアルセルと同じ構造
の擬似セルを複数個チップ上に分散配置し、リアルセル
のリフレッシュ間隔分布を代表しかつそれより必らず短
いリフレッシュ間隔を実現させて、それによりリフレッ
シュ要求を出すようにしたので、プロセス、温度、電圧
条件に自動的に適合して、可及的に長い間隔のセルフリ
フレッシュを行なうことができる。またレーザ光でヒユ
ーズ切断など面倒な調整が必要でなく、擬似セルのキャ
パシタ容量をリアルセルのそれより小にする、キャパシ
タ電圧を検出するトランジスタＱ１゜Ｑ２．・・・・・
・の閾値を適切に定める等でよ（、扱い易い利点がある
。
【図面の簡単な説明】
第１図は本発明の実施例を示す回路図、第２図はセンサ
セルアレイの配置状態の一例を示す説明図、 第３図〜第５図は動作説明用の波形図及び特性図である
。 第１図で１２はセルアレイ、ＰＭＣは擬似メモリセル、
Ｑｌ、Ｑ２．・・・・・・は検出用トランジスタ、Ｑａ
は電源用トランジスタ、Ｌ３は同配線、Ｌ２は出力線、
Ｌｌは制御用配線、ＡＣはアンドゲート、■１〜■３は
インパーク、Ｑｂは接地用トランジスタである。

Claims (1)

  1. 【特許請求の範囲】 チップ上のセルアレイ（１２）のメモリセル（ＭＣ）と
    同じ構造を持ちかつ同じチップ上に配設された複数個の
    擬似メモリセル（ＰＭＣ）と、該擬似メモリセルの各々
    のキャパシタの電位を検出し、１つでも所定値以下にな
    れば信号（φｓ）を生じる第１の回路（Ｑ＿ａ、Ｌ＿３
    、Ｑ＿１、Ｑ＿２、・・・・・・、Ｌ＿２）と、 該信号（φｓ）が発生するときリフレッシュ要求信号（
    φ＿Ｒ＿Ｆ＿Ｓ＿Ｈ）を出力し、かつ各擬似メモリセル
    のキャパシタを一時的に充電させる第２の回路（ＡＧ、
    Ｌ＿１、Ｉ＿１〜Ｉ＿３、Ｑ＿ｂ）を備えることを特徴
    とする半導体記憶装置。
JP61265372A 1986-11-07 1986-11-07 半導体記憶装置 Pending JPS63121197A (ja)

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