JP2827361B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JP2827361B2 JP2827361B2 JP1315802A JP31580289A JP2827361B2 JP 2827361 B2 JP2827361 B2 JP 2827361B2 JP 1315802 A JP1315802 A JP 1315802A JP 31580289 A JP31580289 A JP 31580289A JP 2827361 B2 JP2827361 B2 JP 2827361B2
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- JP
- Japan
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- memory cell
- row address
- memory device
- data transfer
- address signal
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に関し、特にスプリットデ
ータ転送機能を有する半導体メモリ装置に関する。
ータ転送機能を有する半導体メモリ装置に関する。
〔従来の技術〕 従来、この種の半導体メモリ装置は、CRTディスプレ
イ等の画像表示メモリとして用いられており、特にスプ
リットデータ転送を行うとき、任意のロウアドレスによ
って選択された１ワード線上のすべてのメモリセルに対
してリフレッシュ動作を行い、データを増幅・再書き込
みし、そのデータの一部をデータレジスタに転送してい
る。
イ等の画像表示メモリとして用いられており、特にスプ
リットデータ転送を行うとき、任意のロウアドレスによ
って選択された１ワード線上のすべてのメモリセルに対
してリフレッシュ動作を行い、データを増幅・再書き込
みし、そのデータの一部をデータレジスタに転送してい
る。
第６図はかかる従来の一例を説明するための半導体メ
モリ装置にあけるスプリットデータ転送時のワード線の
選択順序を示す図である。
モリ装置にあけるスプリットデータ転送時のワード線の
選択順序を示す図である。
第６図に示すように、まずメモリセルアレイ部1Aにお
いて、第１回目のスプリットデータ転送により第０ワー
ド線上ので示すメモリセルの一部のデータがデータレ
ジスタとしてのシリアルレジスタ22に転送される。その
後、メモリ装置に供給されたクロック信号に同期して順
次メモリ装置外部へ出力されるが、この間に第２回目の
スプリットデータ転送により第０ワード線上ので示す
メモリセルの残りのデータがシリアルレジスタ22に転送
される。以下、同様の動作を各ワード線に対し順次行う
ことにより、メモリセルアレイ部1A内のデータを間断な
く順次出力することができる。
いて、第１回目のスプリットデータ転送により第０ワー
ド線上ので示すメモリセルの一部のデータがデータレ
ジスタとしてのシリアルレジスタ22に転送される。その
後、メモリ装置に供給されたクロック信号に同期して順
次メモリ装置外部へ出力されるが、この間に第２回目の
スプリットデータ転送により第０ワード線上ので示す
メモリセルの残りのデータがシリアルレジスタ22に転送
される。以下、同様の動作を各ワード線に対し順次行う
ことにより、メモリセルアレイ部1A内のデータを間断な
く順次出力することができる。
ところで、スプリットデータ転送時に行うリフレッシ
ュ動作に着目すれば、第１回目のスプリットデータ転送
時には第０ワード線のすべてのおよび で示すメモリセルに対してリフレッシュ動作を行い、第
２回目のスプリットデータ転送時にも第０ワード線のす
べてのおよび で示すメモリセルに対してリフレッシュ動作を行うの
で、同じメモリセルに対して続けて２回リフレッシュ動
作を行うことになる。かかるリフレッシュ動作は各メモ
リセルに対して規定時間内に１回の割合で行えば十分で
ある。
ュ動作に着目すれば、第１回目のスプリットデータ転送
時には第０ワード線のすべてのおよび で示すメモリセルに対してリフレッシュ動作を行い、第
２回目のスプリットデータ転送時にも第０ワード線のす
べてのおよび で示すメモリセルに対してリフレッシュ動作を行うの
で、同じメモリセルに対して続けて２回リフレッシュ動
作を行うことになる。かかるリフレッシュ動作は各メモ
リセルに対して規定時間内に１回の割合で行えば十分で
ある。
上述した従来の半導体メモリ装置は、CRTディスプレ
イ等の画像表示メモリとして提案されたものであるが、
リフレッシュ効率が悪いという欠点がある。
イ等の画像表示メモリとして提案されたものであるが、
リフレッシュ効率が悪いという欠点がある。
すなわち、CRTディスプレイはその特性上画像情報を
定期的に且つ画素単位で順次データを供給する必要があ
る。従って、半導体メモリ装置はスプリットデータ転送
を定期的に且つ各ワード線上のメモリセルのデータを順
次出力できるようにデータレジスタへの転送を行う必要
がある。しかしながら、従来の半導体メモリ装置では、
上述したように、各メモリセルにつき時間間隔の短いリ
フレッシュ動作を行うことになり、１回目のリフレッシ
ュ動作は実効上無駄になっているからである。
定期的に且つ画素単位で順次データを供給する必要があ
る。従って、半導体メモリ装置はスプリットデータ転送
を定期的に且つ各ワード線上のメモリセルのデータを順
次出力できるようにデータレジスタへの転送を行う必要
がある。しかしながら、従来の半導体メモリ装置では、
上述したように、各メモリセルにつき時間間隔の短いリ
フレッシュ動作を行うことになり、１回目のリフレッシ
ュ動作は実効上無駄になっているからである。
本発明の目的は、かかるリフレッシュ効率を向上させ
ることのできる半導体メモリ装置を提供することにあ
る。
ることのできる半導体メモリ装置を提供することにあ
る。
本発明の半導体メモリ装置は、複数のワード線および
複数のビット線を互いに直交して設け、交点にメモリセ
ルを配置するとともに、前記複数のワード線が分割され
且つ分割された前記複数のワード線はそれぞれ独立に選
択されるようになされた第１および第２のランダムメモ
リセルアレイ部と、前記第１および第２のランダムメモ
リセルアレイに対応し且つ前記複数のビット線上のデー
タを保持する複数のデータレジスタと、外部入力された
アドレス信号に応じて第１のロウアドレス信号および前
記第１のロウアドレス信号とは異なる第２のロウアドレ
ス信号を発生させるロウアドレス発生回路と、前記ロウ
アドレス発生回路から出力される前記第１および第２の
ロウアドレス信号により前記第１および第２のメモリセ
ルアレイの前記分割されたワード線をそれぞれ駆動する
デコーダ回路とを有し、前記第１および第２のランダム
メモリセルアレイ部の一方は、前記第１のロウアドレス
信号により選択されたワード線に接続されたメモリセル
からの読み出しデータを対応する前記複数のデータレジ
スタへ転送する転送動作を行うとともに、前記第１およ
び第２のランダムメモリセルアレイ部の他方は、前記第
２のロウアドレス信号により選択されたワード線に接続
されたメモリセルをリフレッシュするリフレッシュ動作
を行い、前記転送動作および前記リフレッシュ動作を同
じ動作サイクル内で行うように構成される。
複数のビット線を互いに直交して設け、交点にメモリセ
ルを配置するとともに、前記複数のワード線が分割され
且つ分割された前記複数のワード線はそれぞれ独立に選
択されるようになされた第１および第２のランダムメモ
リセルアレイ部と、前記第１および第２のランダムメモ
リセルアレイに対応し且つ前記複数のビット線上のデー
タを保持する複数のデータレジスタと、外部入力された
アドレス信号に応じて第１のロウアドレス信号および前
記第１のロウアドレス信号とは異なる第２のロウアドレ
ス信号を発生させるロウアドレス発生回路と、前記ロウ
アドレス発生回路から出力される前記第１および第２の
ロウアドレス信号により前記第１および第２のメモリセ
ルアレイの前記分割されたワード線をそれぞれ駆動する
デコーダ回路とを有し、前記第１および第２のランダム
メモリセルアレイ部の一方は、前記第１のロウアドレス
信号により選択されたワード線に接続されたメモリセル
からの読み出しデータを対応する前記複数のデータレジ
スタへ転送する転送動作を行うとともに、前記第１およ
び第２のランダムメモリセルアレイ部の他方は、前記第
２のロウアドレス信号により選択されたワード線に接続
されたメモリセルをリフレッシュするリフレッシュ動作
を行い、前記転送動作および前記リフレッシュ動作を同
じ動作サイクル内で行うように構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を説明するための半導
体メモリ装置におけるメモリセルアレイ部のブロック図
である。
体メモリ装置におけるメモリセルアレイ部のブロック図
である。
第１図に示すように、本実施例はメモリ装置を構成す
るメモリセルアレイ部１および２がワード線５および6,
10と共に２分割され、この分割された一方のワード線５
はロウアドレス発生回路３からのロウアドレス（RAnL,R
An-1〜RA1）をデコーダ回路４のデコーダ７によりデコ
ードし選択される。また、分割された他方のワード線６
は同様にロウアドレス発生回路３からのロウアドレス
（RAnR,RAn-1〜RA1）をデコーダ回路４のデコーダ８に
よりデコードし選択される。ここで、ROWE信号はデコー
ダ回路４のデコーダ7,8あるいは９の動作を制御する信
号である。
るメモリセルアレイ部１および２がワード線５および6,
10と共に２分割され、この分割された一方のワード線５
はロウアドレス発生回路３からのロウアドレス（RAnL,R
An-1〜RA1）をデコーダ回路４のデコーダ７によりデコ
ードし選択される。また、分割された他方のワード線６
は同様にロウアドレス発生回路３からのロウアドレス
（RAnR,RAn-1〜RA1）をデコーダ回路４のデコーダ８に
よりデコードし選択される。ここで、ROWE信号はデコー
ダ回路４のデコーダ7,8あるいは９の動作を制御する信
号である。
第２図は第１図に示すロウアドレス発生回路図であ
る。
る。
第２図に示すように、かかるロウアドレス発生回路３
は▲▼以外の制御信号によりモードを判定するモ
ード判定回路11と、外部アドレスA1〜An-1およびAnを一
次記憶するフリップフロップ12および13と、モード判定
回路11の出力を一次記憶するフリップフロップ14と、▲
▼信号を遅延させ且つ反転させるデコーダ制御回
路15と、フリップフロップ12〜14の出力およびQSF制御
信号の論理をとる組合せ論理回路16〜19とを有してい
る。
は▲▼以外の制御信号によりモードを判定するモ
ード判定回路11と、外部アドレスA1〜An-1およびAnを一
次記憶するフリップフロップ12および13と、モード判定
回路11の出力を一次記憶するフリップフロップ14と、▲
▼信号を遅延させ且つ反転させるデコーダ制御回
路15と、フリップフロップ12〜14の出力およびQSF制御
信号の論理をとる組合せ論理回路16〜19とを有してい
る。
まず、ロウアドレスの取り込み制御信号▲▼に
より、外部アドレスA1,An-1,…,A1と、スプリットデー
タの転送動作を行うか否かを判定するモード判定回路11
の判定結果とをそれぞれレジスタとしてのフリップフロ
ップ12〜14に取り込む。尚、前述したQS信号はワード線
５および６と共に分割されたメモリセルアレイ部１およ
び２のどちら側をデータレジスタ（図示省略）に転送す
るかを指定する制御信号である。
より、外部アドレスA1,An-1,…,A1と、スプリットデー
タの転送動作を行うか否かを判定するモード判定回路11
の判定結果とをそれぞれレジスタとしてのフリップフロ
ップ12〜14に取り込む。尚、前述したQS信号はワード線
５および６と共に分割されたメモリセルアレイ部１およ
び２のどちら側をデータレジスタ（図示省略）に転送す
るかを指定する制御信号である。
次に、一方のワード線５のメモリセルデータに対して
スプリットデータ転送動作を行う場合は、モード判定回
路11の出力値論理“1"とし、QSF信号を論理“0"レベル
とすればよい。すなわち、ロウアドレスの最上位ビット
は組合せ論理回路16,17によりそのまま残りのロウアド
レスRA1〜RAn-1と共に一方のデコーダ７へは供給され、
目的のワード線５を選択する。また、他方のデコーダ8,
9へは組合せ論理回路18,19によりロウアドレスの最上位
ビットの論理レベルが反転し（RAnR）、残りのロウアド
レスRA1〜RAn-1と共に供給され、外部より指定されたロ
ウアドレスよりも2n-1だけ離れたワード線10を選択す
る。
スプリットデータ転送動作を行う場合は、モード判定回
路11の出力値論理“1"とし、QSF信号を論理“0"レベル
とすればよい。すなわち、ロウアドレスの最上位ビット
は組合せ論理回路16,17によりそのまま残りのロウアド
レスRA1〜RAn-1と共に一方のデコーダ７へは供給され、
目的のワード線５を選択する。また、他方のデコーダ8,
9へは組合せ論理回路18,19によりロウアドレスの最上位
ビットの論理レベルが反転し（RAnR）、残りのロウアド
レスRA1〜RAn-1と共に供給され、外部より指定されたロ
ウアドレスよりも2n-1だけ離れたワード線10を選択す
る。
なお、スプリットデータ転送以外の動作時はモード判
定回路11が論理“0"を出力し、ロウアドレスの最上位ビ
ットAnはそのまま各デコーダ７〜９にRAnL,RAnRとして
供給されるので、従来の半導体メモリ装置と同様に機能
する。
定回路11が論理“0"を出力し、ロウアドレスの最上位ビ
ットAnはそのまま各デコーダ７〜９にRAnL,RAnRとして
供給されるので、従来の半導体メモリ装置と同様に機能
する。
第３図は第１図におけるスプリットデータ転送時のワ
ード線の選択順序を示す図である。
ード線の選択順序を示す図である。
第３図に示すように、選択されるワード線の順序は次
のとおりである。まず、第１回目のスプリットデータ転
送動作では、データ転送の対象となるメモリセルアレイ
１側は第０ワード線のを選択し、データ転送の対象と
はならないメモリセルアレイ２側は第2n-1ワード線の を選択し、共にリフレッシュ動作を行う。次に、第２回
目のスプリットデータ転送動作では、データ転送の対象
となる側は第０ワード線のを選択し、データ転送の対
象とはならない側は第2n-1ワード線の を選択する。更に、以下、同様にしてスプリットデータ
転送を行い、半導体メモリ装置のデータを順次出力した
場合、各々のメモリセルに対するリフレッシュ動作の間
隔はほぼ2n-1回毎のスプリットデータ転送サイクルとな
る。
のとおりである。まず、第１回目のスプリットデータ転
送動作では、データ転送の対象となるメモリセルアレイ
１側は第０ワード線のを選択し、データ転送の対象と
はならないメモリセルアレイ２側は第2n-1ワード線の を選択し、共にリフレッシュ動作を行う。次に、第２回
目のスプリットデータ転送動作では、データ転送の対象
となる側は第０ワード線のを選択し、データ転送の対
象とはならない側は第2n-1ワード線の を選択する。更に、以下、同様にしてスプリットデータ
転送を行い、半導体メモリ装置のデータを順次出力した
場合、各々のメモリセルに対するリフレッシュ動作の間
隔はほぼ2n-1回毎のスプリットデータ転送サイクルとな
る。
第４図は第１図におけるデータ転送を表示するディス
プレイ装置の垂直同期信号と水平同期信号およびデータ
転送のタイミング図である。
プレイ装置の垂直同期信号と水平同期信号およびデータ
転送のタイミング図である。
第４図に示すように、リフレッシュ間隔が512サイク
ル/8mS以内に規定されている256K×４ビットのメモリ装
置を250nS/サイクルで使用し、1024ドット×768ドット
の表示能力で垂直同期間隔が14.28mS（if、表示期間は1
12mS）、水平同期間隔が13.95μＳのディスプレイ装置
を設計した場合、１秒（1000mS）当りにスプリットデー
タ転送が占める時間は、本発明または従来のメモリ装置
のいずれを使用した場合も、 （512ワード）×（２サイクルのスプリット転送／ワ
ード）×70回の垂直同期／秒）×（250nS/サイクル）＝
17.92mSである。
ル/8mS以内に規定されている256K×４ビットのメモリ装
置を250nS/サイクルで使用し、1024ドット×768ドット
の表示能力で垂直同期間隔が14.28mS（if、表示期間は1
12mS）、水平同期間隔が13.95μＳのディスプレイ装置
を設計した場合、１秒（1000mS）当りにスプリットデー
タ転送が占める時間は、本発明または従来のメモリ装置
のいずれを使用した場合も、 （512ワード）×（２サイクルのスプリット転送／ワ
ード）×70回の垂直同期／秒）×（250nS/サイクル）＝
17.92mSである。
ところで、メモリ装置の任意のメモリセルに着目し、
そのメモリセルがスプリットデータ転送によりリフレッ
シュ動作を受ける時間間隔を孝えると、従来のメモリ装
置では約14.3mSで規定外となるため、スプリットデータ
転送のみでのリフレッシュ動作は不可能であるとに対
し、本実施例のメモリ装置では約7.2mSで規定内とな
り、スプリットデータ転送のみでのリフレッシュ動作が
可能になる。この結果、従来のメモリ装置ではリフレッ
シュ動作が別途必要である。すなわち、メモリ装置のリ
フレッシュ動作専用のサイクルを用意することになる
が、このとき１秒当りにリフレッシュ動作専用のサイク
ルが占める時間は、 512サイクル÷（８×10-3）×250nS＝16mS となる。ここで、ディスプレイ装置を応用するシステム
側から見れば、スプリットデータ転送動作およびリフレ
ッシュ動作に要する時間は、メモリ装置にアクセスする
ことのできない時間であり、その時間量はシステムの処
理能力に大きな影響を与えるが、本実施例のメモリ装置
を使用することにより、この時間を53％にまで削減でき
る。
そのメモリセルがスプリットデータ転送によりリフレッ
シュ動作を受ける時間間隔を孝えると、従来のメモリ装
置では約14.3mSで規定外となるため、スプリットデータ
転送のみでのリフレッシュ動作は不可能であるとに対
し、本実施例のメモリ装置では約7.2mSで規定内とな
り、スプリットデータ転送のみでのリフレッシュ動作が
可能になる。この結果、従来のメモリ装置ではリフレッ
シュ動作が別途必要である。すなわち、メモリ装置のリ
フレッシュ動作専用のサイクルを用意することになる
が、このとき１秒当りにリフレッシュ動作専用のサイク
ルが占める時間は、 512サイクル÷（８×10-3）×250nS＝16mS となる。ここで、ディスプレイ装置を応用するシステム
側から見れば、スプリットデータ転送動作およびリフレ
ッシュ動作に要する時間は、メモリ装置にアクセスする
ことのできない時間であり、その時間量はシステムの処
理能力に大きな影響を与えるが、本実施例のメモリ装置
を使用することにより、この時間を53％にまで削減でき
る。
尚、データ転送タイミング（Ａ）はスプリットデータ
転送時にデータの読み出し開始位置が指定可能なメモリ
装置のときのタイミングであり、またデータ転送タイミ
ング（Ｂ）は特別なデータ転送時にデータの読み出し開
始位置が指定可能なメモリ装置のときのタイミングであ
る。更に、 はスプリットデータ転送サイクル、 は特別なデータ転送サイクル、 はリフレッシュ専用サイクルをそれぞれ表わし、各記号 の下の数字はデータ転送の対象となるワード線の通し番
号である。
転送時にデータの読み出し開始位置が指定可能なメモリ
装置のときのタイミングであり、またデータ転送タイミ
ング（Ｂ）は特別なデータ転送時にデータの読み出し開
始位置が指定可能なメモリ装置のときのタイミングであ
る。更に、 はスプリットデータ転送サイクル、 は特別なデータ転送サイクル、 はリフレッシュ専用サイクルをそれぞれ表わし、各記号 の下の数字はデータ転送の対象となるワード線の通し番
号である。
第５図は本発明の第二の実施例を説明するためのメモ
リセルアレイ部のブロック図である。
リセルアレイ部のブロック図である。
第５図に示すように、本実施例は前述した第一の実施
例と比較し、デコーダ回路４を二つに分け4Aおよび4Bと
している点が異なっている。すなわち、ロウアドレスRA
1〜RAn-1およびロウデコーダ7,8の制御信号ROWEをメモ
リセルアレイ１および２ごとに分けてある。これによ
り、メモリセルアレイ部1,2の設計自由度が高くなると
いう利点がある。尚、本実施例の効果は前述した第一の
実施例と同様である。
例と比較し、デコーダ回路４を二つに分け4Aおよび4Bと
している点が異なっている。すなわち、ロウアドレスRA
1〜RAn-1およびロウデコーダ7,8の制御信号ROWEをメモ
リセルアレイ１および２ごとに分けてある。これによ
り、メモリセルアレイ部1,2の設計自由度が高くなると
いう利点がある。尚、本実施例の効果は前述した第一の
実施例と同様である。
以上説明したように、本発明の半導体メモリ装置は、
スプリットデータ転送時にはワード線をデータレジスタ
に転送するメモリセル側と転送しないメモリセル側とに
割当て、転送しない側のワード線は転送する側のワード
線とは異なるロウアドレスにより選択しリフレッシュ同
化を行うことにより、各メモリセルのリフレッシュ時間
間隔を均一とし、リフレッシュ効率を向上させることが
できるという効果がある。
スプリットデータ転送時にはワード線をデータレジスタ
に転送するメモリセル側と転送しないメモリセル側とに
割当て、転送しない側のワード線は転送する側のワード
線とは異なるロウアドレスにより選択しリフレッシュ同
化を行うことにより、各メモリセルのリフレッシュ時間
間隔を均一とし、リフレッシュ効率を向上させることが
できるという効果がある。
第１図は本発明の第一の実施例を説明するための半導体
メモリ装置におけるメモリセルアレイ部のブロック図、
第２図は第１図に示すロウアドレス発生回路図、第３図
は第１図におけるスプリットデータ転送時のワード線の
選択順序を示す図、第４図は第１図におけるデータ転送
を表示するディスプレイ装置の垂直同期信号と水平同期
信号およびデータ転送のタイミング図、第５図は本発明
の第二の実施例を説明するための半導体メモリ装置にお
けるメモリセルアレイ部のブロック図、第６図は従来の
一例を説明するための半導体メモリ装置におけるスプリ
ットデータ転送時のワード線の選択順序を示す図であ
る。 1,2……分割されたメモリセルアレイ、３……ロウアド
レス発生回路、4,4A,4B……デコーダ回路、5,6,10……
分割されたワード線、７〜９……デコーダ、11……モー
ド判定回路、12〜14……フリップフロップ、15……デコ
ーダ制御回路、20,21……シリアルレジスタ。
メモリ装置におけるメモリセルアレイ部のブロック図、
第２図は第１図に示すロウアドレス発生回路図、第３図
は第１図におけるスプリットデータ転送時のワード線の
選択順序を示す図、第４図は第１図におけるデータ転送
を表示するディスプレイ装置の垂直同期信号と水平同期
信号およびデータ転送のタイミング図、第５図は本発明
の第二の実施例を説明するための半導体メモリ装置にお
けるメモリセルアレイ部のブロック図、第６図は従来の
一例を説明するための半導体メモリ装置におけるスプリ
ットデータ転送時のワード線の選択順序を示す図であ
る。 1,2……分割されたメモリセルアレイ、３……ロウアド
レス発生回路、4,4A,4B……デコーダ回路、5,6,10……
分割されたワード線、７〜９……デコーダ、11……モー
ド判定回路、12〜14……フリップフロップ、15……デコ
ーダ制御回路、20,21……シリアルレジスタ。
Claims (1)
- 【請求項１】複数のワード線および複数のビット線を互
いに直交して設け、交点にメモリセルを配置するととも
に、前記複数のワード線が分割され且つ分割された前記
複数のワード線はそれぞれ独立に選択されるようになさ
れた第１および第２のランダムメモリセルアレイ部と、
前記第１および第２のランダムメモリセルアレイに対応
し且つ前記複数のビット線上のデータを保持する複数の
データレジスタと、外部入力されたアドレス信号に応じ
て第１のロウアドレス信号および前記第１のロウアドレ
ス信号とは異なる第２のロウアドレス信号を発生させる
ロウアドレス発生回路と、前記ロウアドレス発生回路か
ら出力される前記第１および第２のロウアドレス信号に
より前記第１および第２のメモリセルアレイの前記分割
されたワード線をそれぞれ駆動するデコーダ回路とを有
し、前記第１および第２のランダムメモリセルアレイ部
の一方は、前記第１のロウアドレス信号により選択され
たワード線に接続されたメモリセルからの読み出しデー
タを対応する前記複数のデータレジスタへ転送する転送
動作を行うとともに、前記第１および第２のランダムメ
モリセルアレイ部の他方は、前記第２のロウアドレス信
号により選択されたワード線に接続されたメモリセルを
リフレッシュするリフレッシュ動作を行い、前記転送動
作および前記リフレッシュ動作を同じ動作サイクル内で
行うことを特徴とする半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315802A JP2827361B2 (ja) | 1989-12-04 | 1989-12-04 | 半導体メモリ装置 |
| US07/622,067 US5144584A (en) | 1989-12-04 | 1990-12-04 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315802A JP2827361B2 (ja) | 1989-12-04 | 1989-12-04 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03176887A JPH03176887A (ja) | 1991-07-31 |
| JP2827361B2 true JP2827361B2 (ja) | 1998-11-25 |
Family
ID=18069730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315802A Expired - Lifetime JP2827361B2 (ja) | 1989-12-04 | 1989-12-04 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5144584A (ja) |
| JP (1) | JP2827361B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835401A (en) * | 1996-12-05 | 1998-11-10 | Cypress Semiconductor Corporation | Dram with hidden refresh |
| US5781483A (en) * | 1996-12-31 | 1998-07-14 | Micron Technology, Inc. | Device and method for repairing a memory array by storing each bit in multiple memory cells in the array |
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