JPH06325566A - メモリ内フレームデータのアドレシング方式 - Google Patents

メモリ内フレームデータのアドレシング方式

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JPH06325566A
JPH06325566A JP20266891A JP20266891A JPH06325566A JP H06325566 A JPH06325566 A JP H06325566A JP 20266891 A JP20266891 A JP 20266891A JP 20266891 A JP20266891 A JP 20266891A JP H06325566 A JPH06325566 A JP H06325566A
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memory
data
signal
frame
address strobe
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容 帝 金
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Abstract

(57)【要約】 【構成】 アドレス信号をメモリに順次に供給する過程
と、データをｍ，ｎ個のアドレスを有するサブメモリ領
域に順次に書き込み及び読み出す過程と、コラムアドレ
スストローブ信号を供給する過程と、データの書き込み
及び読み出し過程を反復遂行する過程を含む。 【効果】 映像記録再生装置におけるフレームデータを
貯蔵したり読み出すために使われるメモリ内フレームデ
ータアドレシング方式において、高価のＳＲＡＭ及びフ
ィールドメモリを使用せずＤＲＡＭメモリを使用する場
合、格別のリフレッシュ制御回路を付加する必要がない
のでシステム設計を単純にできる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は映像記録再生装置におけ
るフレームデータを貯蔵したり読み出すために用いるメ
モリ内フレームデータのアドレシング方式に係り、特に
ＤＲＡＭメモリのリフレッシュサイクルに鑑みて毎水平
同期信号区間の間所定数のビットを有するイメージデー
タがＤＲＡＭメモリに貯蔵されたり、そのメモリから読
み出されるように１フレームデータをアドレシングする
方式に関する。
【０００２】
【従来の技術】一般に、映像記録再生装置において、映
像信号を磁気テープに記録する時や再生する時、１フレ
ームデータを遅延素子を通じて遅延させることにより複
合映像信号から動信号及び色信号を分離している。この
時、遅延素子として通常的にメモリ素子を用いている。
即ち、本発明が適用される映像記録再生システムの一部
構成ブロック図を示す図１に示したように、Ａ／Ｄ変換
器１０に入力されたアナログ複合映像信号はディジタル
複合映像信号に変換され時間軸補正部（ＴＢＣ）２０で
時間軸で規則的に補正された後フレームくし部５０でフ
レームくしされる。前記フレームくし部５０はメモリ素
子部３０と加算器４０より構成され、前記ＴＢＣ２０か
ら供給された時間軸補正信号をフレームくしして動信号
及び色信号分離部に送られる。ここで、メモリ素子部３
０は、図示していないがメモリ素子とそのメモリ素子内
フレームデータの書き込み及び読み出し過程を制御する
制御回路を含んでいる。
【０００３】ここで、本発明が適用される映像記録再生
システムに用いられるメモリ素子としてはＳＲＡＭ、フ
ィールドメモリ及びＤＲＡＭを使用することができる。
この際、メモリ素子としてＳＲＡＭやフィールドメモリ
を用いる場合はＤＲＡＭを用いる場合と異なり格別のリ
フレッシュ制御回路が必要でないが、素子の値が高価で
ある点が短所として指摘されている。また、ＤＲＡＭを
メモリとして用いる場合は、図３の（Ａ）に示したよう
にＤＲＡＭメモリ上に毎水平同期信号区間の間の映像デ
ータをローアドレスストローブＲＡＳが供給される時毎
に行別（row byrow) にアドレシングすることにより貯
蔵する場合は、１フレームデータの総てを貯蔵するにか
かる時間が２メガバイトのメモリを基準とすれば５１２
×６３．５μｓ≒３０ｍｓになる。従って、通常的に４
ないし８ｍｓ時間毎にリフレッシュをすべきであるＤＲ
ＡＭメモリにおいては、１フレームデータをＤＲＡＭメ
モリに貯蔵するために格別のリフレッシュ制御回路なし
にはリフレッシュサイクルを合わせることができない。
これにより、メモリ素子としてＤＲＡＭを用いる場合
は、ＤＲＡＭの素子値段が低いにも拘らず、構造の複雑
性によりシステム設計上全体装置の値段を上昇させる問
題点が指摘されて来た。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は前述の問題点を解決するために映像記録再生装置に用
いられるメモリ素子としてＤＲＡＭを使用する場合、格
別のリフレッシュ制御回路なしに１フレームデータをＤ
ＲＡＭに貯蔵し読み出すメモリアドレス方式を提供する
ことである。
【０００５】
【課題を解決するための手段】本発明の前述の目的を達
成するために、本発明によるメモリ内フレームデータア
ドレシング方式は、映像記録再生装置内のメモリ制御信
号として供給されるローアドレスストローブ信号、コラ
ムアドレスストローブ信号及びこれらの両ストローブ信
号により決定されるアドレス信号に応じて１フレーム映
像データを書き込み、読み出すために適用される所定容
量のＤＲＡＭメモリのアドレシング方式において、１水
平同期信号区間の間ｍ個のローアドレスストローブ信
号、ｎ個のコラムアドレスストローブ信号及びこれに対
応するｍｎ個のアドレス信号を前記メモリに順次に供給
する過程と、前記各ｍ個のローアドレスストローブ信号
が前記メモリに入力される時毎にｎ個のコラムアドレス
ストローブ信号及びこれに対応するｎ個のアドレス信号
が前記メモリに順次に供給されることにより１水平同期
信号区間の間ｍ×ｎ×サンプリングビット数のデータを
前記ｍｎ個のアドレスを有するサブメモリ領域に順次に
書き込み及び読み出す過程と、メモリ内の総てのローア
ドレスストローブ信号に対して前記ｎ個のコラムアドレ
スストローブ信号に供給されることにより前記のような
書き込み及び読み出し過程が完了されれば前記各ローア
ドレスストローブ信号が入力される時毎に次のｎ個のコ
ラムアドレスストローブ信号を供給する過程と、１フレ
ーム映像データが書き込み及び読み出しが完了される時
までデータの書き込み及び読み出し過程を反復遂行する
過程を含んでなることを特徴とする。
【０００６】
【作用】本発明は、ＤＲＡＭメモリのリフレッシュサイ
クル以内、即ち３２水平同期信号区間毎に再び０ないし
５１１のローアドレスストローブ信号が供給されメモリ
の各領域を一定周期毎にリフレッシュする必要がないの
でシステムの設計の単純化が可能である。
【０００７】
【実施例】以下、添付図面を参照して本発明の好適な実
施例に対して詳細に説明する。
【０００８】図２は本発明によるメモリ内のフレームデ
ータを書き込み及び読み出す回路の構成ブロック図であ
る。
【０００９】映像記録再生装置に用いられる１フレーム
データを書き込み及び読み出すメモリは通常の容量が２
メガバイト（５１２×５１２×８ビット）以上必要にな
り、図２によれば２メガバイト容量のメモリを２個用い
て一つのメモリが書き込み動作を行うとき他のメモリは
読み出し動作を行うようになっている。
【００１０】本実施例においては２個のメモリを用いて
書き込み及び読み出し動作の遂行を説明するが、本発明
は必ずこれに限られず所定容量を有する一つのメモリを
使用しても可能であることが明らかである。
【００１１】図２によれば、ＴＢＣ２０から時間軸補正
されたディジタル映像信号は加算器４０及びデータ選択
部３４に供給される。ＴＢＣ２０から供給された映像信
号、即ちディジタルデータは第１及び第２フレームメモ
リ３１，３２に書き込まれ読み出される。即ちデータ選
択部３４は、タイミングブロック３３で出力されるメモ
リ制御信号に応じて第１フレームメモリ３１または第２
フレームメモリ３２に書き込んだりあるいはそれからデ
ータを読み出して加算器４０に供給している。この際、
タイミングブロック３３からの書き込みイネーブル信号
【００１２】
【数１】
【００１３】及び読み出しイネーブル信号
【００１４】
【数２】
【００１５】はアクティブロー状態に動作しているの
で、タイミングブロック３３からハイ信号が出力されれ
ば第１フレームメモリ３１には、
【００１６】
【数３】
【００１７】信号がイネーブルされ、第２フレームメモ
リ３２には
【００１８】
【数４】
【００１９】信号がイネーブルされる。一方，タイミン
グブロック３３からロー信号が出力されれば第１フレー
ムメモリ３１には
【００２０】
【数５】
【００２１】信号がイネーブルされ、第２フレームメモ
リ３２には
【００２２】
【数６】
【００２３】信号がイネーブルされる。
【００２４】即ち、第１フレームメモリ３１が書き込み
動作を行っている時第２フレームメモリ３２は読み出し
動作を行ってデータ選択部３４は前記第１及び第２フレ
ームメモリ３１，３２にまたはそれからデータを書き込
み及び読み出すものである。この際、タイミングブロッ
ク３３においては、前記第１及び第２フレームメモリ３
１，３２にローアドレスストローブ信号ＲＡＳ、コラム
アドレスストローブ信号ＣＡＳ及びアドレス信号ＡＤＤ
Ｒを提供してメモリ内アドレスをアクセスしている。
【００２５】次に、図３の（Ａ）及び（Ｂ）を参照して
本発明によるメモリ内フレームデータのアドレシング方
式を説明する。
【００２６】図３の（Ａ）に示したように、既存にはメ
モリにフレームデータを書き込むためにそのフレームデ
ータをメモリ内に行別に貯蔵している。即ち、それぞれ
のＲＡＳ信号の入力される時毎に１Ｈ区間の間メモリ領
域の行領域別にフレームデータを書き込んでいる。ここ
でＨの単位は６３．５μｓ、即ち１／ｆH は水平同期信
号の周波数、即ちＮＴＳＣテレビジョン方式でｆH ＝１
５．７３４ＫＨｚである。ところで、総ての１フレーム
データを書き込むにおいてかかる時間は、前述した通り
本実施例に適用される５１２×５１２メモリ素子の場
合、総３０ｍｓ程度かかることになる。これにより、４
ないし８ｍｓの通常のリフレッシュサイクルを有するＤ
ＲＡＭメモリ素子は、周期的にリフレッシュさせる格別
のリフレッシュ制御回路を必要とする。従って本発明に
おいては、映像記録再生装置に適用されるメモリに１フ
レームデータを書き込み及び読み出す時格別のリフレッ
シュ制御回路を使用せず低価であるＤＲＡＭメモリ素子
を使用するために、ＤＲＡＭメモリ領域を複数個のサブ
メモリ領域に分割して各分割されたサブメモリ領域に毎
水平同期信号区間毎に所定数のデータを書き込み及び読
み出している。即ち、前記メモリ３１，３２に各ローア
ドレスストローブ信号が入力される時毎にｎ個のコラム
アドレスストローブ信号及びそれに対応するｎ個のアド
レス信号が順次に供給される。従って、１水平同期信号
区間の間ｍ個のローアドレスストローブ信号が供給され
れば、ｍ×ｎ×サンプリングビット数のデータを前記サ
ブメモリ領域に書き込み及び読み出す。次に、前記ｎ個
のコラムアドレスストローブ信号に従属された総てのロ
ーアドレスストローブ信号が供給されることにより前記
書き込み及び読み出し動作が完了されれば、前記各ロー
アドレスストローブ信号が入力される時毎に次のｎ個の
コラムストローブ信号を供給することにより１フレーム
映像データが前記分割されたサブメモリに書き込み及び
読み出しが完了される時まで前記書き込み及び読み出し
過程を繰り返す。
【００２７】以下、本発明の好適な一実施例として５１
２×５１２ ＤＲＡＭメモリ素子を例として図３の
（Ｂ）を参照して説明する。
【００２８】図３の（Ｂ）によれば、本発明の５１２×
５１２ ＤＲＡＭメモリ素子は、５１２個の１６×３２
サブメモリ領域に分割される。従って、１水平同期信号
区間１Ｈの間４０９６（＝１６×３２×８ビット＝４０
９６）ビットのデータは図２に示したタイミングブロッ
ク３３からのローアドレスストローブ信号ＲＡＳ、コラ
ムアドレスストローブ信号ＣＡＳ、アドレス信号ＡＤＤ
Ｒ、ライトイネーブル信号
【００２９】
【数７】
【００３０】及びリードイネーブル信号
【００３１】
【数８】
【００３２】信号に応じてサブメモリ領域に書き込み及
び読み出される。即ち、一つのローアドレスストローブ
信号が入力される時毎に０から３１区間のコラムアドレ
スストローブ信号が順次に供給され１水平同期信号区間
の間０から１５区間のローアドレスストローブ信号が順
次に供給されるので、総４０９６ビットのデータが前記
両ストローブ信号とこれによるアドレス信号に応じて形
成されたサブメモリ領域に順次に書き込み及び読み出さ
れる。
【００３３】次に、１水平同期信号区間の間１６から３
２区間のローアドレスストローブ信号が順次に供給さ
れ、この時にも前記０ないし３１区間のコラムアドレス
ストローブ信号が順次に供給され、これによるアドレス
信号が供給されることにより次の４０９６ビットのデー
タが前記１６から３１区間のローアドレスストローブ信
号と前記０から３１区間のコラムアドレスストローブ信
号及びそれに対するアドレス信号により形成されたサブ
メモリ領域に書き込み及び読みだされる。こうして０か
ら３１コラムアドレス区間に従属された総てのローアド
レスサブメモリ領域、すなわち本実施例においては０か
ら５１１ローアドレス区間にデータが書き込み完了され
れば３２から６３コラムアドレス区間内従属されたロー
アドレスサブメモリ領域に他のデータが書き込まれる。
このように５１２×５１２メモリ素子の総てのサブメモ
リ領域に１フレームデータが書き込みまたは読み出され
る。本発明に適用される５１２×５１２ ＤＲＡＭメモ
リにおいて、１水平同期信号区間の間１６個のローアド
レスストローブ信号を供給し、メモリ全体としては３２
水平同期信号区間の間１６×３２＝５１２個のローアド
レスストローブ信号を供給している。従って、３２水平
同期信号区間の間０ないし５１１のローアドレスストロ
ーブ信号が供給されるにかかる時間は３２×６３．５μ
ｓ≒２．４ｍｓ程度である。ところで、ＤＲＡＭメモリ
のリフレッシュサイクル以内、即ち３２水平同期信号区
間毎に再び０ないし５１１のローアドレスストローブ信
号が供給されメモリの各領域を一定周期毎にリフレッシ
ュする必要がない。
【００３４】
【発明の効果】以上述べたように、本発明による映像記
録再生装置においてメモリ内フレームデータアドレシン
グ方法は、高価のＳＲＡＭ及びフィールドメモリをしよ
うせずＤＲＡＭメモリを使用する場合、格別のリフレッ
シュ制御回路を付加する必要がないのでシステム設計を
単純にしている。
【図面の簡単な説明】
【図１】本発明の適用される映像記録再生システムの一
部構成ブロック図である。
【図２】本発明によるメモリ内のフレームデータを書き
込み及び読み出す回路の構成ブロック図である。
【図３】（Ａ）及び（Ｂ）はそれぞれ従来及び本発明に
よるメモリ内フレームデータアドレシング方法を説明す
るためのメモリのレイアウト図面である。
【符号の説明】
１０ Ａ／Ｄ変換器 ２０ ＴＢＣ ３０ メモリ素子部 ３１ 第１フレームメモリ ３２ 第２フレームメモリ ３３ タイミングブロック ３４ データ選択部 ３５ インバータ ４０ 加算器 ５０ フレームくし部

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 メモリ制御信号として供給されるローア
    ドレスストローブ信号、コラムアドレスストローブ信号
    及び両ストローブ信号により決定されるアドレス信号に
    応じて１フレーム映像データを書き込み、読み出すため
    に適用される所定容量のＤＲＡＭメモリのアドレシング
    方式において、 １水平同期信号区間の間ｍ個のローアドレスストローブ
    信号、ｎ個のコラムアドレスストローブ信号及びこれに
    対応するｍｎ個のアドレス信号を前記メモリに順次に供
    給する過程と、 前記各ローアドレスストローブ信号が前記メモリに入力
    される時毎にｎ個のコラムアドレスストローブ信号及び
    これに対応するｎ個のアドレス信号が前記メモリに順次
    に供給されることにより１水平同期信号区間の間ｍ×ｎ
    ×サンプリングビット数のデータを前記ｍｎ個のアドレ
    スを有するサブメモリ領域に順次に書き込み及び読み出
    す過程と、 前記ｎ個のコラムアドレスストローブ信号に対してメモ
    リ内の総てのローアドレスストローブ信号が供給される
    ことにより前記のような書き込み及び読み出し過程が完
    了されれば前記各ローアドレスストローブ信号が入力さ
    れる時毎に次のｎ個のコラムアドレスストローブ信号を
    供給する過程と、 １フレーム映像データが書き込み及び読み出しが完了さ
    れる時まで前記全過程を反復遂行する過程を含んでなる
    メモリ内フレームデータのアドレシング方法。
  2. 【請求項２】 前記メモリは５１２個のローアドレス区
    間と５１２個のコラムアドレス区間を有し、サンプリン
    グビット数が８ビットの時５１２×５１２×８ビット＝
    ２メガバイト容量を有するメモリであることを特徴とす
    る請求項第１項記載のフレームデータのアドレシング方
    法。
  3. 【請求項３】 前記ｍ＝１６であり、前記ｎ＝３２であ
    ることを特徴とする請求項第２項記載のフレームデータ
    のアドレシング方法。
  4. 【請求項４】 前記サブメモリ領域は１６×３２メモリ
    領域であることを特徴とする請求項第３項記載のフレー
    ムデータのアドレシング方法。
  5. 【請求項５】 映像記録再生装置において１フレームデ
    ータを書き込んで読み出すために、前記１フレームデー
    タのうちの所定数のデータを書き込み及び読み出すため
    にデータを貯蔵するメモリと、 前記メモリにタイミング制御信号を供給するタイミング
    制御手段と、 前記タイミング制御手段からの制御信号に応じて前記メ
    モリから書き込み及び読み出されたデータを選択して加
    算器に供給するデータ選択部より構成されることを特徴
    とする映像記録再生装置におけるメモリ内フレームデー
    タのアドレシング回路。
  6. 【請求項６】 前記メモリは所定容量の第１及び第２フ
    レームメモリより構成されていることを特徴とする請求
    項第５項記載の映像記録再生装置におけるメモリ内フレ
    ームデータのアドレシング回路
  7. 【請求項７】 前記第１及び第２フレームメモリは一つ
    が書き込み動作を行う時、もう一つは読み出し動作を行
    うように構成されたことを特徴とする請求項第６項記載
    の映像記録再生装置におけるメモリ内フレームデータの
    アドレシング回路。
  8. 【請求項８】 前記タイミング制御手段から提供された
    信号を受けて、前記第１及び第２フレームメモリがアク
    ティブロー動作されるように前記タイミング制御手段の
    出力端にインバータをさらに含むことを特徴とする請求
    項第７項記載の映像記録再生装置におけるフレームデー
    タのアドレシング回路。
  9. 【請求項９】 前記第１及び第２フレームメモリの容量
    は５１２×５１２×８ビット、即ち２メガバイトである
    ことを特徴とする請求項第６項記載の映像記録再生装置
    におけるメモリ内フレームデータのアドレシング回路。
JP20266891A 1990-10-31 1991-08-13 メモリ内フレームデータのアドレシング方式 Pending JPH06325566A (ja)

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KR1019900017581A KR920009770B1 (ko) 1990-10-31 1990-10-31 영상기록재생장치에서 메모리내 프레임 데이타 어드레싱 방식
KR17581/1990 1990-10-31

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JP20266891A Pending JPH06325566A (ja) 1990-10-31 1991-08-13 メモリ内フレームデータのアドレシング方式

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DE (1) DE4127280A1 (ja)
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