DE4127280A1 - Adressierverfahren und -schaltung zur bilddatenspeicherung in einem dram - Google Patents

Adressierverfahren und -schaltung zur bilddatenspeicherung in einem dram

Info

Publication number
DE4127280A1
DE4127280A1 DE19914127280 DE4127280A DE4127280A1 DE 4127280 A1 DE4127280 A1 DE 4127280A1 DE 19914127280 DE19914127280 DE 19914127280 DE 4127280 A DE4127280 A DE 4127280A DE 4127280 A1 DE4127280 A1 DE 4127280A1
Authority
DE
Germany
Prior art keywords
signals
memory
data
dram
addressing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19914127280
Other languages
English (en)
Other versions
DE4127280C2 (de
Inventor
Yong-Je Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE4127280A1 publication Critical patent/DE4127280A1/de
Application granted granted Critical
Publication of DE4127280C2 publication Critical patent/DE4127280C2/de
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
    • G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
    • H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Television Signal Processing For Recording (AREA)
  • Dram (AREA)

Description

Die Erfindung bezieht sich auf ein Adressierverfahren nach dem Oberbegriff des Patentanspruches 1 sowie auf eine Schaltung zur Durchführung dieses Verfahrens.
Solche Adressierverfahren für Bilddaten in einem Speicher wer­ den dazu benutzt, die Daten zum Bildaufbau in ein Videoaufnahme­ und -wiedergabegerät einzuspeichern und aus diesem auszulesen. Insbesondere bezieht sich die Erfindung auf ein Adressierver­ fahren für Daten zum Aufbau eines Bildes, bei dem die Bilddaten eine vorbestimmte Bitanzahl aufweisen und während jeder Periode eines Horizontal-Synchronsignals in ein DRAM (dynamischer Spei­ cher mit wahlfreiem Zugriff) eingeschrieben oder aus diesem ausgelesen werden, wobei zu beachten ist, daß das DRAM Auf­ frischzyklen erfordert.
Üblicherweise werden die Bilddaten mittels einer Verzögerungs­ einrichtung verzögert, um ein Bewegungs- und ein Farbsignal von einem Video-Signalgemisch abzutrennen, wenn ein Videosignal auf ein Magnetband eines Videoaufnahme- und -wiedergabegerätes auf­ gezeichnet und von diesem wiedergegeben wird. Als Verzögerungs­ einrichtung wird normalerweise eine Speichereinheit benutzt. In Fig. 2 ist ein Blockschaltbild eines Teils eines Videoaufnahme­ und -wiedergabesystems dargestellt, bei dem die Erfindung An­ wendung findet. Ein analoges Video-Signalgemisch ist einem A/D- Wandler (10) zugeführt und wird dort in ein digitales Video- Signalgemisch umgewandelt. Daraufhin wird dieses Signalgemisch in einer Zeitbasis-Korrekturstufe (20) (nachfolgend TBC be­ zeichnet) in richtiger Weise auf eine Zeitbasis abgeglichen und in einer Bild-Kammfilterstufe (50) gefiltert. Die Bild-Kammfil­ terstufe (50) besteht aus einer Speichereinheit (30) und einem Addierer (40), filtert die vom TBC (20) zugeführten zeitbasis­ korrigierten Signale und gibt das kammgefilterte Signal an ei­ nen Bewegungs- und Farbsignalseparator weiter. Die Speicherein­ heit (30) enthält einen Speicher und eine nicht gezeigte Steu­ erschaltung zur Steuerung des Einschreibens und Auslesens der Bilddaten in den und aus dem Speicher. Als Speicher kann ein SRAM, ein Feldspeicher oder ein DRAM in dem Videoaufnahme- und -wiedergabesystem, bei dem die Erfindung zum Einsatz kommt, verwendet werden.
Zwar wird im Gegensatz zur Benutzung eines DRAMs keine separate Auffrisch-Steuerschaltung benötigt, wenn als Speicher ein SRAM oder ein Feldspeicher benutzt wird, jedoch entsteht dadurch der Nachteil höherer Kosten. Bei Verwendung eines DRAMs als Speicherbaustein wird eine Zeit von 512·63,5 µs = 30 ms für die Speicherung der Daten eines Bildes bei einem Speicher mit zwei Megabyte benötigt, wenn die Bilddaten jeder Horizontal-Syn­ chronsignalperiode 1 H Zeile für Zeile in das DRAM adressiert werden, sobald jeweils, wie in Fig. 3A gezeigt, ein Zeilenad­ ressen-Abfragesignal (RAS) dem Speicher zugeführt wird. Daher ist es bei Speicherung der Daten eines Bildes in einem DRAM unmöglich, einen Auffrischzyklus des DRAMs, das für gewöhnlich alle 4 ms bis 8 ms aufgefrischt werden sollte, vorzusehen, ohne eine Auffrisch-Steuerschaltung zu verwenden. Aus diesem Grunde erhöhen sich Aufwand und Kosten der gesamten Einrichtung wegen eines komplizierteren Aufbaus bei Verwendung eines DRAMs, ob­ gleich der Preis für den DRAM-Baustein selbst gering ist.
Aufgabe der Erfindung ist es, ein Adressierverfahren zum Ein­ schreiben von Bilddaten in und zum Auslesen derselben aus einem DRAM sowie eine Vorrichtung zu deren Durchführung zu schaffen, die keine separate Auffrisch-Steuerschaltung innerhalb eines Videoaufnahme- und -wiedergabegerätes erfordern.
Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Patentanspruches 1 sowie durch eine Schaltung mit den Merkmalen des Patentanspruches 5 gelöst.
Eine bevorzugte Ausführungsform der Erfindung sowie zu deren besseren Verständnis eine bekannte Ausführungsform sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben.
Fig. 1 zeigt schematisch ein Blockschaltbild eines erfin­ dungsgemäßen Schaltkreises zum Einschreiben von Bild­ daten in bzw. zum Auslesen derselben aus einem Spei­ cher,
Fig. 2 schematisch ein Blockschaltbild eines Teils eines üb­ lichen Videoaufnahme- und -wiedergabesystems, bei dem der Schaltkreis der Fig. 1 einsetzbar ist und
Fig. 3A und 3B Speicherplatzeinteilungen im Detail, um Verfahren zur Adressierung der Bilddaten in einem Speicher nach ei­ ner bekannten und nach der erfindungsgemäßen Vorge­ hensweise zu erläutern.
Die Kapazität eines für ein Videoaufnahme- und -wiedergabesy­ stem geeigneten Speichers zum Einschreiben und Auslesen der Da­ ten eines Bildes muß normalerweise größer als zwei Megabyte sein (512·512·8 Bits). Wie aus Fig. 1 hervorgeht, sind bei dem dort gezeigten Ausführungsbeispiel zwei Speicherbausteine mit je zwei Megabyte verwendet, wobei abwechselnd der eine Spei­ cherbaustein dem Einlesen und der andere Speicherbaustein dem Auslesen dient. Obwohl die Schreib- und Leseoperationen bei dem gezeigten Ausführungsbeispiel anhand von zwei Speicherbaustei­ nen erläutert werden, ist anzumerken, daß die Erfindung nicht hierauf beschränkt ist, sondern daß es auch möglich ist, einen einzigen Speicherbaustein mit einer ausreichenden Speicherkapa­ zität vorzusehen.
Wie in Fig. 1 gezeigt, wird das in dem TBC (20) zeitbasiskorri­ gierte, digitale Video-Signalgemisch einem Addierer (40) und einem Daten-Selektor (34) zugeführt. Die vom TBC (20) abgege­ benen Videosignale, d. h. die digitalen Signale, werden über den Daten-Selektor (34) in einen ersten (31) oder einen zweiten Bild-Speicher (32) geschrieben oder aus diesen ausgelesen. Hier­ bei schreibt der Daten-Selektor (34) die digitalen Daten in den ersten oder zweiten Bild-Speicher (31 oder 32) oder liest die hineingeschriebenen Daten wieder aus diesen aus, um die ausge­ lesenen Daten dem Addierer (40) in Abhängigkeit von Speicher­ steuerungsignalen zuzuführen, welche von einem Taktsteuerungs­ block (33) abgegeben werden. Ein Schreib-Freigabesignal () und ein Lese-Freigabesignal () werden vom Taktsteuerungsblock (33) im low-aktiven Zustand betrieben. Dabei ist der Ausgang des Taktsteuerungsblocks (33) mit dem Schreib-Freigabeanschluß () des ersten Bild-Speichers (31) und mit dem Lese-Freigabe­ anschluß () des zweiten Bild-Speichers (32) direkt sowie mit dem Lese-Freigabeanschluß () des ersten Bild-Speichers (31) und dem Schreib-Freigabeanschluß () des zweiten Bild-Speichers (32) über einen Inverter (35) verbunden. Wenn der Taktsteue­ rungsblock (33) daher ein 1-Signal erzeugt, wird das Lese-Frei­ gabesignal () des ersten Bild-Speichers (31) und das Schreib- Freigabesignal () des zweiten Bild-Speichers (32) aktiviert. Wenn hingegen ein 0-Signal vom Taktsteuerungsblock (33) erzeugt wird, aktiviert dies das -Signal des ersten Bild-Speichers (31) und das -Signal des zweiten Bild-Speichers (32) . Mit an­ deren Worten, während der erste Bild-Speicher (31) eine Schreib­ operation durchführt, macht der zweite Bild-Speicher (32) eine Leseoperation, und der Daten-Selektor (34) schreibt Daten in den ersten Bild-Speicher (31) und liest Daten aus dem zweiten Bild-Speicher (32). Der Taktsteuerungsblock (33) führt hierbei den beiden Bild-Speichern (31 und 32) ein Zeilenadressen-Ab­ fragesignal (RAS), ein Spaltenadressen-Abfragesignal (CAS) und ein Adressiersignal (ADDR) zu, um auf die Adressen in den Spei­ chern Zugriff zu erhalten.
Nachfolgend wird anhand der Fig. 3A und 3B ein erfindungsgemä­ ßes Adressierverfahren für Bilddaten in einem Speicher erläu­ tert.
Wie aus Fig. 3A hervorgeht, wurden bislang zum Zwecke des Ein­ schreibens von Bilddaten dieselben zeilenweise in einem Spei­ cher wie folgt abgespeichert. Sobald jeweils ein RAS-Signal empfangen wird, werden Bilddaten während einer 1 H-Periode in eine Zeile in den Speicher geschrieben. Die Zeiteinheit H be­ trägt hierbei 63,5 µs, d. h. sie entspricht 1/fH, wobei fH die Frequenz für das Horizontal-Synchronsignal ist, für das NTSC- Fernsehsystem also fH = 15 734 kHz. Wie bereits oben erwähnt, beträgt die Zeitdauer zum Schreiben der Daten eines Bildes im Fall eines 512·512 DRAM-Bausteins, wie er erfindungsgemäß ver­ wendet wird, insgesamt 30 ms. Dementsprechend erfordert der DRAM-Baustein mit einem normalen Auffrischzyklus von 4 ms bis 8 ms zusätzlich eine Auffrisch-Steuerschaltung zum periodischen Auffrischen des DRAMs.
Damit nun ein kostengünstiger DRAM-Baustein ohne Auffrisch- Steuerschaltung zum Einschreiben und Auslesen der Daten eines Bildes in und von einem für ein Videoaufnahme- und -wiedergabe­ gerät geeigneten Speicher verwendbar ist, sieht die Erfindung eine Teilung des DRAMs in mehrere Teilbereiche vor, wobei wäh­ rend jeder Horizontal-Synchronsignalperiode eine vorbestimmte Datenanzahl in die abgeteilten Teilbereiche eingeschrieben bzw. aus diesen ausgelesen wird. Sobald ein Zeilenadressen-Abfrage­ signal (RAS) in die beiden Bild-Speicher (31 und 32) eingegeben wird, werden den beiden Bild-Speichern (31 und 32) daraufhin eine Anzahl n von Spaltenadressen-Abfragesignalen (CAS) und eine entsprechende Anzahl n von Adressiersignalen (ADDR) zu­ geführt. Wenn eine Anzahl m von Zeilenadressen-Abfragesignalen (RAS) während einer Horizontal-Synchronsignalperiode in die beiden Bild-Speicher (31 und 32) eingegeben wurde, entspricht dies dem Einschreiben oder Auslesen von Daten mit einer vorbe­ stimmten Bitanzahl, nämlich m·n·(Bits pro Adresse) in bzw. aus den Speicher-Teilbereichen.Wenn nach Zuführen aller Zeilen­ adressen- Abfragesignale (RAS) die sich auf die n Spaltenadres­ sen-Abfragesignale (CAS) beziehenden Schreib- und Leseoperatio­ nen vervollständigt sind, werden die nächsten n Spaltenadres­ sen-Abfragesignale (CAS) den entsprechenden Speicher-Teilberei­ chen zugeführt, sobald eines der Zeilenadressen-Abfragesignale (RAS) eingegeben wird. Die obigen Schreib- und Leseoperationen werden so lange wiederholt, bis ein Datensatz eines Bildes kom­ plett in die abgeteilten Speicher-Teilbereiche eingeschrieben bzw. aus diesen ausgelesen worden ist.
Eine bevorzugte Ausführungsform der Erfindung unter Verwendung eines 512·512 DRAM-Bausteins wird nachfolgend unter Bezugnahme auf Fig. 3B beschrieben.
Der 512·512 DRAM-Baustein nach Fig. 3B wird in 512 Teilbereiche abgeteilt, von denen jeder 16 Zeilenadressen und 32 Spaltenad­ ressen enthält. Ein Bilddatensatz mit 4096 (16·32·8) Bits wird daher in Abhängigkeit vom Zeilenadressen-Abfragesignal (RAS), Spaltenadressen-Abfragesignal (CAS), Adressiersignal (ADDR) so­ wie von den Schreib-Freigabesignalen () und den Lese-Freiga­ besignalen (), die vom Taktsteuerungsblock (33) der Fig. 1 erzeugt werden, während einer Horizontal-Synchronsignalperiode 1 H in einen Speicher-Teilbereich eingeschrieben oder aus diesem ausgelesen.
Sobald hierbei ein Zeilenadressen-Abfragesignal (RAS) in den Speicher eingegeben wird, werden nacheinander die Spaltenadres­ sen-Abfragesignale (CAS) für die Spaltenadressenabschnitte 0 bis 31 eingegeben. Derart werden nacheinander die Zeilenadres­ sen-Abfragesignale (RAS) der Zeilenadressenabschnitte 0 bis 15 in den Speicher während einer Horizontal-Synchronsignalperiode eingegeben und somit insgesamt 4096 Datenbits in die Teilbe­ reiche gemäß der beiden Abfragesignale und der zugehörigen Ad­ ressiersignale eingeschrieben bzw. aus diesen ausgelesen. Dar­ aufhin werden für eine nächste Horizontal-Synchronsignalperiode die Zeilenadressen-Abfragesignale für die Zeilenadressenab­ schnitte 16 bis 31 und gleichzeitig die Spaltenadressen-Abfra­ gesignale für die Spaltenadressenabschnitte 0 bis 31 und die zugehörigen Adressensignale aufeinanderfolgend dem Speicher zu­ geführt. Dementsprechend wird der nächste Datensatz mit 4096 Bits in einen nächsten Speicher-Teilbereich eingeschrieben bzw. aus diesem ausgelesen, wobei der Teilbereich durch die Zeilen­ adressen-Abfragesignale für die Zeilenadressenabschnitte 16 bis 31, die Spaltenadressen-Abfragesignale für die Spaltenadressen­ abschnitte 0 bis 31 und die zugehörigen Adressiersignale be­ stimmt ist. Wenn die Daten komplett in alle Zeilenadressen- Speicher-Teilbereiche eingeschrieben wurden, die zu den Spal­ tenadressenabschnitten 0 bis 31 gehören, d. h. in die Zeilen­ adressenabschnitte 0 bis 511 des Ausführungsbeispiels, werden die weiteren Daten in die Zeilenadressen der Speicherteilbe­ reiche geschrieben, die zu den Spaltenadressenabschnitten 32 bis 63 gehören.
Dieser Vorgang wird so lange wiederholt, bis der Datensatz ei­ nes Bildes komplett in die Speicher-Teilbereiche des 512·512 Speicherbausteins eingeschrieben oder aus diesen ausgelesen worden ist. In dem erfindungsgemäß verwendeten 512·512 DRAM werden diesem 16 Zeilenadressen-Abfragesignale für die Dauer einer Horizontal-Synchronsignalperiode zugeführt. Dementspre­ chend werden 512 (=16·32) Zeilenadressen-Abfragesignale dem Speicher insgesamt während einer Periode von 32 Horizontal- Synchronsignalen eingegeben. Es dauert daher für jede der 32 Horizontal-Synchronsignalperioden ungefähr 2,4 ms (= 32·63,5 µs) die Zeilenadressen-Abfragesignale der Zeilenadressenabschnitte 0 bis 511 zuzuführen. Jeder der so gebildeten Speicher-Teilbe­ reiche des erfindungsgemäß verwendeten DRAMs braucht daher nicht extra nach einer bestimmten Zeitdauer aufgefrischt zu werden, weil die Zeilenadressen-Abfragesignale der Zeilen­ adressenabschnitte 0 bis 511 dem Speicher nacheinander inner­ halb des normalen Auffrischzyklus des DRAMs, d. h. innerhalb einer Periode von 32 Horizontal-Synchronsignalen, zugeführt werden.
Das erfindungsgemäße, in einem Videoaufnahme- und -wiedergabe­ gerät verwendbare Adressierverfahren für Bilddaten in einem DRAM benutzt, kurz gesagt, ein DRAM und nicht ein aufwendigeres SRAM oder einen Feldspeicher und benötigt keine zusätzliche Auffrisch-Steuerungsschaltung zum Einschreiben der Daten eines Bildes in das kostengünstige DRAM bzw. zum Auslesen derselben aus diesem, wobei sich im Ergebnis ein einfacherer Aufbau er­ gibt.

Claims (9)

1. Adressierverfahren zum Einschreiben und Auslesen von Bilddaten in ein DRAM (dynamischer Speicher mit wahlfreiem Zu­ griff) vorbestimmter Speicherkapazität in Abhängigkeit von Zei­ lenadressen-Abfragesignalen (RAS), Spaltenadressen-Abfragesig­ nalen (CAS) und durch diese beiden Signale bestimmten Adres­ siersignalen (ADDR), welche als Speichersteuerungssignale zuge­ führt werden, gekennzeichnet durch folgende Schritte:
  • - aufeinanderfolgendes Eingeben einer Anzahl m von Zeilenad­ ressen-Abfragesignalen, einer Anzahl n von Spaltenadres­ sen-Abfragesignalen und der zugehörigen Anzahl m·n von Adressiersignalen in das DRAM für die Zeitdauer eines Horizontal-Synchronsignals;
  • - sequentielles Einschreiben von Daten mit einer Anzahl m·n (Anzahl der Bits pro Adresse) von Bits in oder Auslesen derselben aus einem Speicher-Teilbereich mit einer Anzahl m·n von Adressen während der Zeitdauer eines Horizontal- Synchronsignals durch aufeinanderfolgendes Eingeben der n Spaltenadressen-Abfragesignale und der zugehörigen n Adressiersignale in das DRAM, wenn jeweils eines der m Zeilenadressen-Abfragesignale in das DRAM eingegeben wird;
  • - Eingeben der nächsten n Spaltenadressen-Abfragesignale, wann immer eines der Zeilenadressen-Abfragesignale eingegeben und das Einlesen oder Auslesen im vorangegangenen Schritt dadurch abgeschlossen wurde, daß alle Zeilenadressen-Abfragesignale für die vorangegangenen n Spaltenadressen-Abfragesignale in das DRAM eingegeben wurden; und
  • - Wiederholung der obigen Schrittfolge, bis die Daten eines Bildes vollständig in das DRAM eingeschrieben oder aus diesem ausgelesen worden sind.
2. Adressierverfahren nach Anspruch 1, dadurch gekennzeich­ net, daß der Speicher aus 512 Zeilenadressenabschnitten und 512 Spaltenadressenabschnitten besteht und eine Speicherkapazität von zwei Megabytes (=512·512·8 Bits) aufweist, wobei die Anzahl von Abfragebits 8 ist.
3. Adressierverfahren nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß m=16 und n=32 ist.
4. Adressierverfahren nach Anspruch 3, dadurch gekennzeich­ net, daß jeder Speicher-Teilbereich 16 Zeilenadressenabschnitte und 32 Spaltenadressenabschnitte aufweist.
5. Adressierschaltung zur Durchführung des Adressierverfah­ rens nach einem der Ansprüche 1 bis 4, insbesondere für ein Videoaufzeichnungs- und -wiedergabegerät, gekennzeichnet durch:
  • - einen Datenspeicher zum Einschreiben oder Auslesen einer vorbestimmten Anzahl von Daten eines Bildes;
  • - eine Taktsteuerungseinrichtung (33), die dem Datenspeicher Taktsteuerungssignale zuführt; und
  • - einen Daten-Selektor (34) zum Auswählen vorbestimmter Da­ ten, die in Abhängigkeit von Steuerungssignalen der Takt­ steuerungseinrichtung (33) in den Datenspeicher einzu­ schreiben oder aus diesem auszulesen sind, sowie zur Zu­ führung der ausgewählten Daten zu einem Addierer (40).
6. Adressierschaltung nach Anspruch 5, dadurch gekennzeich­ net, daß der Datenspeicher einen ersten (31) und einen zweiten Bilddaten-Speicher (32) enthält, welche jeweils eine vorbe­ stimmte Speicherkapazität aufweisen.
7. Adressierschaltung nach Anspruch 6, dadurch gekennzeich­ net, daß jeweils der eine der beiden Bilddaten-Speicher (31 und 32) eine Schreib- und der andere eine Leseoperation durchführt.
8. Adressierschaltung nach Anspruch 6 oder 7, gekennzeich­ net durch einen Inverter (35), der in eine Ausgangsleitung der Taktsteuerungseinrichtung (33) eingeschleift ist, wobei die beiden Bilddaten-Speicher (31 und 32) bei Empfang eines Signals von der Taktsteuerungseinrichtung (33) in low-aktivem Zustand betrieben werden.
9. Adressierschaltung nach einem der Ansprüche 6 bis 8, da­ durch gekennzeichnet, daß die beiden Bilddaten-Speicher (31 und 32) jeweils 512·512·8 Bits, d. h. eine Speicherkapazität von zwei Megabyte, aufweisen.
DE19914127280 1990-10-31 1991-08-17 Adressierverfahren und -schaltung zur bilddatenspeicherung in einem dram Granted DE4127280A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900017581A KR920009770B1 (ko) 1990-10-31 1990-10-31 영상기록재생장치에서 메모리내 프레임 데이타 어드레싱 방식

Publications (2)

Publication Number Publication Date
DE4127280A1 true DE4127280A1 (de) 1992-05-14
DE4127280C2 DE4127280C2 (de) 1993-01-07

Family

ID=19305469

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19914127280 Granted DE4127280A1 (de) 1990-10-31 1991-08-17 Adressierverfahren und -schaltung zur bilddatenspeicherung in einem dram

Country Status (4)

Country Link
JP (1) JPH06325566A (de)
KR (1) KR920009770B1 (de)
DE (1) DE4127280A1 (de)
GB (1) GB2249415A (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4317937A1 (de) * 1992-05-29 1993-12-02 Gold Star Co Speicherzugriffsverzögerungs-Steuerkreis für Bildwanderungsausgleich

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970008412B1 (ko) * 1993-10-15 1997-05-23 엘지반도체 주식회사 디지탈 영상신호 처리용 메모리 시스템
DE19940923A1 (de) * 1999-08-27 2001-03-08 Forschungszentrum Juelich Gmbh Ein-/Ausleseverfahren zur Speicherung/Ausgabe eines Signalmusters unter Verwendung eines dynamischen Halbleiterspeichers
JP4964091B2 (ja) * 2007-10-30 2012-06-27 川崎マイクロエレクトロニクス株式会社 メモリアクセス方法およびメモリ制御装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3408972A1 (de) * 1983-03-11 1984-09-13 Welch Allyn, Inc., Skaneateles Falls, N.Y. Dynamischer wiederholspeicher
DE3304295C2 (de) * 1982-02-09 1985-04-11 Victor Company Of Japan, Ltd., Yokohama, Kanagawa Gerät zur Abgabe eines digitalen Videosignals
EP0249985A2 (de) * 1986-06-20 1987-12-23 Sony Corporation Videospeicher
DE3913599C1 (en) * 1989-04-25 1990-01-18 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung Ev, 8000 Muenchen, De Intermediate image store e.g. for TV transmission - assigns separate control to each video channel for connection to all memory blocks

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3304295C2 (de) * 1982-02-09 1985-04-11 Victor Company Of Japan, Ltd., Yokohama, Kanagawa Gerät zur Abgabe eines digitalen Videosignals
DE3408972A1 (de) * 1983-03-11 1984-09-13 Welch Allyn, Inc., Skaneateles Falls, N.Y. Dynamischer wiederholspeicher
EP0249985A2 (de) * 1986-06-20 1987-12-23 Sony Corporation Videospeicher
DE3913599C1 (en) * 1989-04-25 1990-01-18 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung Ev, 8000 Muenchen, De Intermediate image store e.g. for TV transmission - assigns separate control to each video channel for connection to all memory blocks

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4317937A1 (de) * 1992-05-29 1993-12-02 Gold Star Co Speicherzugriffsverzögerungs-Steuerkreis für Bildwanderungsausgleich

Also Published As

Publication number Publication date
KR920009770B1 (ko) 1992-10-22
JPH06325566A (ja) 1994-11-25
GB2249415A (en) 1992-05-06
DE4127280C2 (de) 1993-01-07
KR920008672A (ko) 1992-05-28
GB9117389D0 (en) 1991-09-25

Similar Documents

Publication Publication Date Title
DE69104498T2 (de) Synchrone auffrischung eines dynamischen ram-speichers.
DE10337855B4 (de) Schaltung und Verfahren zur Auswertung und Steuerung einer Auffrischungsrate von Speicherzellen eines dynamischen Speichers
DE3782756T2 (de) Direktzugriffspeichereinrichtung.
DE4307564C2 (de) Speichersteuerung mit programmierbarer Zeitgabe und Verfahren zum Steuern des Zugriffs auf einen Speicher
DE3689011T2 (de) Bildspeicher.
DE3022118C2 (de) Ansteuerschaltung für ein Zeichen/Graphik-Anzeigegerät
DE69326744T2 (de) Bildverarbeitungsgerät
DE3311948C2 (de)
DE2703578A1 (de) Videospeicher
DE2264166A1 (de) Verfahren und anordnung zur steuerung der erneuerung des inhalts von speicherelementen
DE19755707A1 (de) Integrierte Halbleiterschaltung mit in einem Einzelchip integrierten synchronen DRAM-Kern und Logik-Schaltkreis sowie Verfahren zum Prüfen des synchronen DRAM-Kerns
DE3586505T2 (de) Vorrichtung zum verarbeiten eines digitalen fernsehsignals.
EP0036579B1 (de) Verfahren zum Regenerieren von in einem dynamischen MOS-Speicher gespeicherten Daten
DE69128061T2 (de) Halbleiterspeicheranordnung
DE3408972A1 (de) Dynamischer wiederholspeicher
DE69722914T2 (de) Speicher
DE4104095C2 (de) Halbleiterspeichereinrichtung und Betriebsverfahren für eine Halbleiterspeichereinrichtung
DE3421446C2 (de)
DE4127280C2 (de)
DE69223714T2 (de) Halbleiter-Speichereinrichtung und Verfahren zur Output-Kontrolle
DE3421512C2 (de)
DE69023395T2 (de) Arbitrierungsschaltung.
DE3729494C3 (de) Einrichtung zur Speicherung von Videosignalen
DE3415251A1 (de) Uebertragungsgeraet fuer ein digitales videosignal
DE3543540C2 (de)

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee