DE4317937A1 - Speicherzugriffsverzögerungs-Steuerkreis für Bildwanderungsausgleich - Google Patents

Description

Die vorliegende Erfindung betrifft einen Speicherzugriffs­ verzögerungs-Steuerkreis für Bildwanderungsausgleich in hochauflösender Television (hiernach "HDTV" genannt), und insbesondere einen DÜ-Rahmen-Speicherzugriffsverzögerungs- Steuerkreis, der die Zugriffszeit der Speicher zum Ablesen und Schreiben von Bildsignaldaten adaptiv verzögern und die Verzögerungszeit für den Bildwanderungsausgleich einfach steuern kann.

Bildwanderungsausgleich ist im allgemeinen zum Erzielen hoher Bildqualität in HDTV erforderlich. Zum Bildwande­ rungsausgleich werden zwei DÜ-Rahmenspeicher verwendet. Einer der DÜ-Rahmenspeicher zum Ablesen von Bilddaten mit Addition eines Bewegungsvektors aus einem Codierer, und der andere DÜ-Rahmenspeicher zur Aufzeichnung eines addierten Ergebnisses der abgelesenen Daten und einer umgekehrt über­ tragenen Bildsignaldatenfolge, wobei der Bildwanderungs­ ausgleich durchgeführt wird. Die Lese-/Schreiboperation der Bildsignaldaten erfolgt alternierend für jeden Bildrahmen, somit kann der Bildwanderungsausgleich pro Rahmen durchge­ führt werden. Zu diesem Zeitpunkt muß zwischen Datenlese­ zeit und Datenschreibzeit eine Zeitdifferenz, die Hunderte von Schrittpulsen (ca. 140 bis 150 Schrittpulse) dauern kann, generiert, und die Verzögerungszeit muß zwecks Bei­ behaltung der Zeitdifferenz genau gesteuert werden.

Zur Steuerung der obenerwähnten Verzögerungszeit werden in einem konventionellen Speicherzugriffsverzögerungs-Steuer­ kreis ein Verzögerungselement oder ein Speicher zur Verzö­ gerung verwendet. Das heißt, die Schreibadresse wird für die Dauer einer erforderlichen Verzögerungszeit im Speicher gespeichert und dann abgelesen, wobei der Speicher in Prio­ ritätssteuerung (hiernach FIFO genannt) funktioniert und dabei die Verzögerungszeit gesteuert wird.

Wie aus Fig. 1 ersichtlich, umfaßt ein konventioneller Speicherzugriffsverzögerungs-Steuerkreis einen Zähler 1 zur Erhöhung der X- und Y-Adressen pro Block durch Zählung der Systemschrittpulse, ausgehend von Daten mit dem Wert einer in den laufend verarbeiteten Block eingegebenen 6-bit-Makroblock-Adresse (hiernach "MBA" genannt) und einer 7-bit-Makroslice-Adresse (hiernach "MSA") genannt, einen Zwischenspeicher 2 zur Synchronisierung der Werte der X- und Y-Adressen durch Speicherung des von Zähler 1 gezählten Wertes, einen Speicher 3 zur Verzögerung des Ausgabesignals vom Zwischenspeicher 2, der in FIFO-Betriebsart funktio­ niert, einen Steuerteil 4 zur Steuerung der Funktion des Speichers 3, einen Multiplexer 5 zur Schaltung des Ausgabe­ signals des Speichers 3 pro Bildrahmen, und zwei DÜ-Rahmenspeicher 6, 7 zum Ablesen und Aufzeichnen von Bilddaten für einen Rahmen, dessen Adressensignal Ausgabe­ signal des Multiplexers 5 ist.

Die Funktion eines konventionellen Speicherzugriffsverzöge­ rungs-Steuerkreises wird wie folgt beschrieben:

Zuerst zählt Zähler 1 Adressenwerte pro Block, ausgehend von den eingegebenen MBA- und MSA-Werten, und gibt dann die erhöhten X- und Y-Adressen aus. Zwischenspeicher 2 spei­ chert die X- und Y-Adressen, um die Adressen zu synchroni­ sieren, und überträgt dann die synchronisierten Adressen in Speicher 3. Speicher 3 schaltet unter Steuerung des Steuer­ teils 4 auf Lesefreigabestatus oder Schreibfreigabestatus, speichert während einer spezifizierten Verzögerungszeit die Ausgabesignale aus Zwischenspeicher 2 und gibt dann die Signale aus. Jedes der Ausgabesignale wird jeweils durch Multiplexer 5 als Leseadresse und Schreibadresse an die DÜ-Rahmenspeicher 6 bzw. 7 angelegt, wobei die Bilddaten- Lese-/Schreibfunktion pro Rahmen ausgeführt wird.

Dabei hat sich jedoch insofern ein Problem gestellt, als der konventionelle Steuerkreis die in HDTV vorhandenen Basisschaltkreise nicht verwenden kann, sondern getrennte Verzögerungselemente oder Speicher zur Verzögerung enthal­ ten muß. Bei Verwendung eines Speichers zur Verzögerung sind immer dessen Hochgeschwindigkeitsbetrieb sowie ein separater Steuerteil für die Steuerung der Lese-/Schreibfunktion des Speichers erforderlich, so daß die Herstellungskosten steigen. Und, wenn Verzögerungs­ elemente verwendet werden, sind mehr als einhundert Verzö­ gerungselemente für die Verzögerung von Hunderten von Schrittpulsen erforderlich, so daß es unmöglich ist, den Schaltkreis zweckmäßig einzusetzen. Wenn außerdem die Ver­ zögerungszeit variiert, müssen die Auslegung des Steuer­ teils oder die Anzahl der Verzögerungselemente geändert werden, was zu unstabiler Funktion des Steuerkreises führt.

Die vorliegende Erfindung ist gemacht worden, um Probleme zu überwinden, die mit dem Stand der Technik verbunden sind.

Es ist eine Aufgabe der vorliegenden Erfindung, einen Spei­ cherzugriffsverzögerungs-Steuerkreis für Bildwanderungs­ ausgleich anzugeben, der die Schreibzeit von Bilddaten sowie die Verzögerungszeit durch Verzögerung des vom DÜ-Rahmenspeicher ausgegebenen Schreibadressensignals ohne separate Verzögerungselemente oder Speicher zur Verzögerung genau verzögern kann.

Es ist eine andere Aufgabe der vorliegenden Erfindung, einen Speicherzugriffsverzögerungs-Steuerkreis für Bild­ wanderungsausgleich anzugeben, der die Verzögerungszeit des Schreibadressensignals des DÜ-Rahmenspeichers durch einfa­ che Variation des Wertes der Verzögerungszeitdaten steuern kann.

Es ist noch eine andere Aufgabe der vorliegenden Erfindung, einen Speicherzugriffsverzögerungs-Steuerkreis für Bild­ wanderungsausgleich anzugeben, der die Ist-Verzögerungs­ zeit des Schreibadressensignals des DÜ-Rahmenspeichers erfassen und die eingegebenen Verzögerungszeitdaten automa­ tisch in die Ist-Verzögerungszeit abgleichen kann, wobei die unpraktische Variation des Wertes der einzelnen Verzö­ gerungszeitdaten von Hand vermieden wird.

Zur Erfüllung der obigen Aufgaben ist ein Speicherzugriffs­ verzögerungs-Steuerkreis für Bildwanderungsausgleich mit zwei DÜ-Rahmenspeichern vorgesehen, der umfaßt:
Einrichtung zur Erzeugung von Verzögerungszeitdaten eines Schreibadressensignals der DÜ-Rahmenspeicher;
Verzögerungssteuereinrichtung zur Bestimmung der Verzöge­ rungszeit aus den Verzögerungszeitdaten, die von der Ein­ richtung zur Erzeugung von Verzögerungszeitdaten übertragen werden, und zur Erzeugung eines Verzögerungssteuersignals, mit dem das Schreibadressensignal in Übereinstimmung mit der bestimmten Verzögerungszeit verzögert wird;
Adressenzählereinrichtung zum Zählen der Systemschrittpulse derart, daß das Schreibadressensignal in Übereinstimmung mit dem von der Verzögerungssteuereinrichtung ausgegebenen Verzögerungssteuersignal ausgegeben wird;
Zwischenspeichereinrichtung zur Synchronisierung des von der Adressenzählereinrichtung ausgegebenen Schreibadressen­ signals durch Zwischenspeicherung des Schreibadressen­ signals; und
einen Multiplexer zum selektiven Anlegen des Schreib­ adressensignals, das die Zwischenspeichereinrichtung durch­ laufen hat, an einen der DÜ-Rahmenspeicher in Überein­ stimmung mit einem DÜ-Rahmen-Synchronisierungssignal, so daß Bilddaten pro Rahmen selektiv in einen der DÜ-Rahmenspeicher geschrieben werden.

In einer bevorzugten Ausführungsform der vorliegenden Erfindung umfaßt die Einrichtung zur Erzeugung der Verzöge­ rungszeitdaten eine Einrichtung zur Erfassung der Ist-Ver­ zögerungszeit des Schreibadressensignals der DÜ-Rahmenspeicher in Übereinstimmung mit dem DÜ-Rahmen-Syn­ chronisierungssignal und ein DÜ-Rahmen-Synchronisierungs­ schreibsignal.

In einer bevorzugten Ausführungsform umfaßt der vorliegende Steuerkreis außerdem eine Einrichtung zur visuellen Dar­ stellung der Ausgleichsfunktion der Verzögerungszeit in Übereinstimmung mit dem DÜ-Rahmen-Synchronisierungsschreib­ signal und dem von der Verzögerungssteuereinrichtung ausge­ gebenen Verzögerungssteuersignal.

Die obigen Aufgaben und andere Vorteile der vorliegenden Erfindung werden durch Beschreibung ihrer bevorzugten Aus­ führungsformen mit Verweis auf die beigefügten Zeichnungen offensichtlicher; in diesen Zeichnungen sind:

Fig. 1 ein Blockdiagramm eines konventionellen Ver­ zögerungssteuerkreises,

Fig. 2 ein Blockdiagramm einer Ausführungsform des Verzögerungssteuerkreises nach der vorlie­ genden Erfindung,

Fig. 3 ein Blockdiagramm einer anderen Ausführungs­ form des Verzögerungssteuerkreises nach der vorliegenden Erfindung,

Fig. 4 ein ausgeführter Schaltplan eines Verzöge­ rungssteuerteils der vorliegenden Erfindung,

Fig. 5A ein Schaltplan einer Ausführungsform des Adressenzählerteils nach der vorliegenden Erfindung;

Fig. 5B ein Schaltplan einer anderen Ausführungsform des Adressenzählerteils nach der vorliegen­ den Erfindung,

Fig. 6 Darstellungen von ausgeführten Schaltplänen des Verzögerungszeit-Erfassungsteils und des Displayteils nach der vorliegenden Erfin­ dung.

Fig. 7A bis 7J Diagramme der Signalwellenform bei jedem Teil in Fig. 4.

Mit Bezug auf Fig. 2 ist die gesamte Auslegung nach einer Ausführungsform der vorliegenden Erfindung dargestellt; Verzögerungszeitdaten DI0 bis DI7 werden durch einen (nicht gezeigten) 8-bit-Dual-in-line-Gehäuseschalter (hiernach "DIP"-Schalter genannt), der eine Einrichtung zur Erstel­ lung der Verzögerungszeitdaten ist, in den Verzögerungs­ steuerteil 20 eingegeben. Der Verzögerungssteuerteil 20 erzeugt jedes der Schreibfreigabesignale WE1, WE2 der DÜ-Rahmenspeicher 6, 7 in Übereinstimmung mit dem DÜ-Rahmen-Synchronisierungssignal FSYNC, bestimmt gleich­ zeitig den Start des Bildrahmens durch das DÜ-Rahmen-Syn­ chronisierungssignal FSYNC zur Rückwärtszählung der Verzö­ gerungszeitdaten DI0 bis DI7, und generiert das Verzöge­ rungssteuersignal DCLR, wenn der rückwärts gezählte Wert "0" ist.

Der Adressenzählerteil 30 erzeugt jedes der X- und Y-Signale für die Adressenschreibfreigabe durch Zählung der Adressen pro Block in Übereinstimmung mit dem Verzögerungs­ steuersignal DCLR und dem Systemschrittpuls CLK. Die vom Adressenzählerteil 30 ausgegebenen X- und Y-Adressenschreibsignale werden im Zwischenspeicher 2 gespeichert, um synchronisiert und dann in den Multiplexer 5 eingegeben zu werden. Der Multiplexer 5 schaltet die vom Zwischenspeicher 2 übertragenen X- und Adressenschreib­ signale nach dem DÜ-Rahmen-Synchronisiersignal FSYNC und legt sie selektiv an die beiden DÜ-Rahmenspeicher 6, 7 an. Deshalb werden die entsprechenden Bilddaten auf jede der Adressen der DÜ-Rahmenspeicher 6 bzw. 7 geschrieben.

Wie in Fig. 4 gezeigt, umfaßt der Verzögerungssteuerteil 20 den Ausgabeteil 24 für das Schreibfreigabesignal zur Über­ tragung der Schreibfreigabesignale WE1, WE2 der DÜ-Rahmen­ speicher 6, 7 in Übereinstimmung mit dem DÜ-Rahmen-Synchroni­ sierungssignal FSYNC, einschließlich den Verzögerungselemen­ ten MC1 bis MC4, den Umrichtern IV1 bis IV6 und den UND- Gliedern AD1 bis AD3, den Sprungwerterfassungsteil 21 zur Be­ stimmung des Starts des Rahmens durch Erfassung des Sprung­ werts des eingegebenen DÜ-Rahmen-Synchronisierungssignals FSYNC, einschließlich FLIP-FLOP FF1 und EXKLUSIV-NICHT/ODER- Glied XNOR1, den Rückwärtszählerteil 22 zur Rückwärtszählung der Verzögerungszeitdaten DI0 bis DI7 durch Ladung der Ausgabe des Sprungwerterfassungsteils 21, einschließlich zwei Rückwärtszählern CT1, CT2, und den Steuersignalausgabeteil 23 zur Ausgabe des Verzögerungssteuersignals DCLR in Über­ einstimmung mit den Verzögerungszeitdaten durch Erfassung des Abschlusses der Rückwärtszählung des Rückwärtszählerteils 22, einschließlich Wechselrichtern IV7 bis IV10, ODER-Gliedern OR1, OR2 und FLIP-FLOP FF2.

Wie in Fig. 5A dargestellt, umfaßt der Adressenzählerteil 30 nach einer Ausführungsform der vorliegenden Erfindung den Adressengenerierungsteil 32 zur Generierung der X- und Y-Adressensignale XAD0 bis XAD8, YAD0 bis YAD9 durch Zäh­ lung des Systemschrittpulses CLK, einschließlich Zählern CT3 bis CT6, CT7 bis CT11, den durch die Pufferspeicher BF2, BFR gebildeten Adressenausgabeteil 33 für die Ausgabe von Adressensignalen, die vom Adressengenerierungsteil 32 übertragen werden, und den Zählersteuerteil 31 mit UND-Glied AD6 zur Bestimmung, ob die Ausgabe des Adressen­ signals für einen Block vom Ausgabesignal des Adressen­ ausgabeteils 33 abgeschlossen ist, FLIP-FLOP FF3, Umrichter IV11 und UND-Glied AD4 zur Löschung des Adressen­ generierungsteils 32 in Übereinstimmung mit dem Ausgabe­ signal des UND-Glieds AD6 und dem Verzögerungssteuersignal DCLR aus dem Verzögerungssteuerteil 20.

Mit Bezug auf Fig. 5B ist der Adressenzählerteil 30 nach einer anderen Ausführungsform der vorliegenden Erfindung dargestellt, worin der Zählersteuerteil 31 zusätzlich einen Y-Taktsignalgenerierungsteil 31a zur Generierung des Y-Taktsignals durch Kombination des Ausgabesignals des UND-Glieds AD6, des Systemschrittpulses CLK und des Verzö­ gerungssteuersignals DCLR aufweist.

Mit Bezug auf Fig. 3 ist unterdessen eine andere Ausfüh­ rungsform der vorliegenden Erfindung dargestellt, in der die Einrichtung zur Erzeugung von Verzögerungszeitdaten einen Verzögerungszeit-Erfassungsteil 10 zur Übertragung der Ist-Verzögerungszeit des Schreibadressensignals eines jeden DÜ-Rahmenspeichers 6, 7 in den Verzögerungssteuerteil 20 unter Steuerung des DÜ-Rahmen-Synchronisierungssignals FSYNC und des DÜ-Rahmen-Synchronisierschreibsignals FSYNCW aus dem Bildgerät selbst umfaßt. In dieser Ausführungsform kann auch der Verzögerungsfunktions-Displayteil 40 zur Dar­ stellung des Ausgleichs der Verzögerungszeit in Überein­ stimmung mit dem DÜ-Rahmen-Synchronisierschreibsignal FSYNCW und dem Verzögerungssteuersignal DCLR aus dem Verzö­ gerungssteuerteil 20 vorgesehen werden.

Das DÜ-Rahmen-Synchronisierschreibsignal FSYNCW ist ein Signal zur Synchronisierung jeder Schreibzeit der DÜ-Rahmenspeicher im Wanderungsausgleichsteuerkreis und diskreten Kosinus-Transformationsschaltkreis (hiernach "DCT" genannt) . Der Verzögerungszeit-Erfassungsteil 10 erfaßt die Zeitdifferenz zwischen DÜ-Rahmen-Synchroni­ sierungssignal FSYNC und DÜ-Rahmen-Synchronisierschreib­ signal FSYNCW, zählt den Systemschrittpuls CLK während der erfaßten Zeitdifferenz und gibt dann den gezählten Wert aus.

Der Verzögerungssteuerteil 20 bestimmt die Verzögerungszeit in Übereinstimmung mit dem Ausgabesignal des Verzögerungs­ zeit-Erfassungsteils 10 und erzeugt das Verzögerungszeit­ signal für die Verzögerung der Adressen der DÜ-Rahmenspeicher 6, 7 in Übereinstimmung mit der bestimm­ ten Verzögerungszeit.

Der Displayteil 40 für die Verzögerungsfunktion zeigt an, ob Verzögerungszeitausgleich und -synchronisierung ausge­ führt oder ob die Adressen genau synchronisiert werden.

Fig. 6 zeigt zweckmäßige Schaltpläne für den Verzögerungs­ zeit-Erfassungsteil 10 und den Displayteil 40 für die Ver­ zögerungsfunktion.

Der Verzögerungszeit-Erfassungsteil 10 umfaßt das EXKLUSIV- ODER-Glied XOR1 zur Erfassung der Zeitdifferenz durch XOR- Schaltung des DÜ-Rahmen-Synchronisierungssignals FSYNC und des DÜ-Rahmen-Synchronisierschreibsignals FSYNCW, den Sprungwerterfassungsteil 11 zur Erfassung des Sprungwerts des DÜ-Rahmen-Synchronisierungssignals FSYNC, einschließ­ lich FLIP-FLOPS FF5, FF6 und EXKLUSIV-NICHT/ODER-Glied XNOR3, und den Verzögerungszeitzählerteil 12, dessen Frei­ gabe in Übereinstimmung mit dem Ausgabesignal des EXKLUSIV- ODER-Glieds XOR1 gesteuert wird, um dessen Eingabesignal in Übereinstimmung mit dem Ausgabesignal des Sprungwert­ erfassungsteils 11 zu laden, und den Systemschrittpuls CLK zur Ausgabe des Verzögerungszeit-Erfassungssignals zu zäh­ len.

Und, der Verzögerungsfunktions-Displayteil 40 umfaßt einen Synchronisierungspositions-Erfassungsteil 41 zur Erfassung der Synchronisierungsposition des DÜ-Rahmen-Synchronisier­ schreibsignals FSYNCW, einschließlich FLIP-FLOP FF7 und EXKLUSIV-NICHT/ODER-Glied XNOR3, den Steuersignalzählerteil 42 zur Zählung des Ausgabesignals des Verzögerungssteuer­ teils 22, einschließlich FLIP-FLOPS FF10 bis FF13, den Syn­ chronsierungsvergleichsteil 43 zum Vergleich der Ausgabe­ signale des Synchronisierungspositions-Erfassungsteils 41 und des Steuersignalzählerteils 42, einschließlich FLIP- FLOPS FF8, FF9 und EXKLUSIV-ODER-Glied XOR2, und den Dis­ playteil 44 zur Anzeige des Synchronisationsstatus in Über­ einstimmung mit dem Ausgabesignal des Synchronisierungs­ vergleichsteils 43, einschließlich Lichtemitterdioden LD1, LD2.

Zuerst wird die Funktion einer Ausführungsform der vorlie­ genden Erfindung mit Verweis auf die Fig. 2, 4, 5B, 7A bis 7J erklärt.

Wenn die B+Stromversorgung an den Verzögerungssteuerteil 20 der Fig. 4 angelegt wird, läuft der Systemschrittpuls CLK mit 15 MHz, wie in Fig. 7A dargestellt, durch den Puffer BF1 und wird direkt auf eine Eingangsklemme des UND-Glieds AD1 im Ausgabeteil 24 für die Signalfreigabe geschaltet und gleichzeitig vom Verzögerungselement MC1, das vom Umrichter IV1 gewendet ist, verzögert, und dann auf die andere Ein­ gangsklemme des UND-Glieds AD1 geschaltet. Das UND-Glied AD1 generiert das Taktsignal nach dem eingegebenen System­ schrittpuls CLK. Das Taktsignal wird durch die Verzöge­ rungselemente MC2 bis MC4 sequentiell verzögert und von den Umrichtern IV2 beziehungsweise IV3 gewendet, und dann an jede Eingangsklemme der UND-Glieder AD2, AD3 angelegt.

In diesem Zustand wird das in Fig. 7B dargestellte DÜ-Rahmen-Hochpegelsynchronisierungssignal direkt an die andere Eingangsklemme des UND-Glieds AD1 angelegt, gleich­ zeitig vom Umrichter IV2 gewendet und dann an die andere Eingangsklemme des UND-Glieds AD3 angelegt. Dementsprechend erzeugen die UND-Glieder AD2 bzw. AD3 jedes der Takt­ signale, die von den Umrichtern IV5, IV6 in das in den Fig. 7C, 7D gezeigte Signal umgewandelt, und dann an jeden der DÜ-Rahmenspeicher 6 bzw. 7 als Schreibfreigabe­ signale WE1, WE2 angelegt werden. Und das DÜ-Rahmen-Syn­ chronsierungssignal FSYNC wird an eine Eingangsklemme des EXKLUSIV-NICHT/ODER-Glieds XNOR1 im Sprungwerterfassungs­ teil 21 angelegt. Zu diesem Zeitpunkt empfängt FLIP-FLOP FF1 das DÜ-Rahmen-Synchronisierungssignal FSYNC und gibt ein in Fig. 7E gezeigtes L-Signal von ihrer Ausgangsklemme Q aus, und legt dann das L-Signal an die andere Eingangs­ klemme der EXKLUSIV-NICHT/ODER-Glied XNOR1 an. Dementspre­ chend gibt das EXKLUSIV-NICHT/ODER-Glied XNOR1 ein in Fig. 7F gezeigtes L-Signal aus und legt es dann an jede Last­ klemme LDN der Zähler CT1, CT2 im Rückwärtszählerteil 22 an. Dann laden die Zähler CT1 bzw. CT2 die Verzögerungs­ zeitdaten DI0 bis DI13, DI14 bis DI17, die an die deren Eingangsklemmen D0 bis D3 angelegt worden sind.

Weil der durch den Puffer BF1 durchgelaufene Systemschritt­ puls CLK eingegeben ist, gibt FLIP-FLOP FF1 an diesem Punkt ein in Fig. 7E gezeigtes H-Signal von ihrer Ausgangsklemme Q aus, und das EXKLUSIV-NICHT/ODER-Glied XNOR1 gibt ein in Fig. 7F gezeigtes H-Signal aus. Deshalb wird die Lade­ funktion durch die Zähler CT1, CT2 gestoppt.

Wenn die Verzögerungszeitdaten DI0 bis DI7 wie obenerwähnt in die Zähler CT1, CT2 geladen werden, beginnt der Zähler CT1 in Übereinstimmung mit dem eingegebenen Systemschritt­ puls CLK mit der Rückwärtszählung. Wann immer der Zähler CTI die Rückwärtszählung beendet, gibt er von seiner Über­ tragungsklemme TCN ein L-Signal aus, so daß dieses die Rückwärtszählung des Zählers CT2 bewirkt.

In diesem Zustand, wenn die Zähler CT1, CT2 die Rückwärts­ zählung beendet haben und von ihren Ausgangsklemmen Q0 bis Q3 jeweils L-Signale ausgeben, wird vom ODER-Glied OR1 im Steuersignalausgabeteil 23 ein L-Signal ausgegeben, das dann vom Umrichter IV7 in ein H-Signal umgewandelt wird. Dieses H-Signal wird an jede Freigabeklemme ENP der Zähler CT1, CT2 so angelegt, daß deren Funktion gestoppt wird.

Und, das L-Signal vom ODER-Glied OR1 wird vom Umrichter IV8 in ein H-Signal umgewandelt und dann an eine Eingangsklemme des UND-Glieds AD7 angelegt. Zu diesem Zeitpunkt sendet die FLIP-FLOP FF2 von ihrer Ausgangsklemme Q ein H-Signal und legt dieses an die andere Eingangsklemme des UND-Glieds AD7 an, bevor jeder der Zähler CT1, CT2 wegen des vom ODER-Glied OR1 gesendeten H-Signals die Rückwärtszählung abschließt. Deshalb erfolgt die Ausgabe eines in Fig. 7G gezeigten H-Signals durch das UND-Glied AD7.

Wenn jeder der Zähler CT1, CT2 die Rückwärtszählung abschließt, gibt das ODER-Glied OR1 ein L-Signal aus, und dann gibt die FLIP-FLOP FF2 von ihrer Ausgangsklemme Q in Übereinstimmung mit dem Systemschrittpuls CLK ein L-Signal aus. Somit wird vom UND-Glied AD4 ein H-Signal generiert, wie in Fig. 4H gezeigt umgewandelt, und dann als Verzöge­ rungssteuersignal DCLR ausgegeben.

Das wie obenerwähnt vom Verzögerungssteuerteil 20 gene­ rierte Verzögerungssteuersignal DCLR wird an die Eingangs­ klemme der FLIP-FLOP FF3 im Zählersteuerteil 31 (Fig. 5B) angelegt. Die FLIP-FLOP FF3 gibt in Übereinstimmung mit dem Systemschrittpuls CLK ein L-Signal aus, löscht die Zähler CT5, CT6 im Adressengenerierungsteil 12, und legt dann das L-Signal an das UND-Glied AD4 an. Demzufolge gibt das UND-Glied AD4 ein L-Signal aus und löscht die anderen Zäh­ ler CT3, CT4, CT7 bis CT11.

Und, das Verzögerungssteuersignal DCLR aus dem Verzöge­ rungssteuerteil 20 wird vom Umrichter 10 im Y-Taktsignalerzeugungsteil 31a in ein H-Signal umgewandelt und dann an das UND-Glied AD5 angelegt. Das UND-Glied AD5 gibt das Taktsignal in Übereinstimmung mit dem System­ schrittpuls CLK aus. Das Taktsignal durchläuft Puffer BF4, ODER-Glied OR3 und wird dann an jede Pulsklemme CK der Zäh­ ler CT5, CT6 als zu zählendes Y-Taktsignal YCLK angelegt.

Außerdem durchläuft ein vom UND-Glied AD6 in Übereinstim­ mung mit den Ausgabesignalen der Zähler CT8 bis CT11 ausge­ gebenes H-Signal den Puffer BF, wird an das ODER-Glied OR3 angelegt, und steuert dann das Y-Taktsignal YCLK. Außerdem wird das H-Signal vom Umrichter IV11 in ein L-Signal umge­ wandelt und dann an das UND-Glied AD4 angelegt. Deshalb wird vom UND-Glied AD4 ein L-Signal so ausgegeben, daß es die Löschfunktion der Zähler CT3, CT4, CT7 bis CT11 steu­ ert.

Die Zähler CT3 und CT4, CT5 und CT6 generieren die in Fig. 7I gezeigten Y-Adressensignale YAD0 bis YAD9 durch jeweilige Zählung des Systemschrittpulses CLK und des Y-Taktsignals und übertragen sie in den Puffer BF2 im Adressenausgabeteil 33. Und, die Zähler CT7 bis CT11 geben die in Fig. 7J gezeigten X-Adressensignale XAD0 bis XAD8 durch Zählung des Schrittpulssignals CLK in den Puffer BF3 ein.

Die X-Adressensignale XAD0 bis XAD8 und Y-Adressensignale YAD0 bis YAD9 aus dem Adressenausgabeteil 33 werden vor­ übergehend im Zwischenspeicher 2 gespeichert, um synchroni­ siert zu werden, und werden dann an den Multiplexer 5, der vom DÜ-Rahmen-Synchronisierungssignal FSYNC gesteuert wird, zum selektiven Anlegen an jeden der DÜ-Rahmenspeicher 6, 7 als Schreibfreigabesignal angelegt. Die Bilddaten können deshalb adaptiv verzögert und dann in jeden der DÜ-Rahmenspeicher geschrieben werden.

Unterdessen wird die Funktion nach einer anderen Ausfüh­ rungsform der vorliegenden Erfindung mit Bezug auf die Fig. 3, 4, 5A und 6 erläutert.

Wenn Systemschrittpuls CLK, DÜ-Rahmen-Synchronisierungs­ signal FSYNC und DÜ-Rahmen-Synchronisierschreibsignal FSYNCW jeweils in den Verzögerungszeit-Erfassungsteil 10 eingegeben werden, erfaßt das EXKLUSIV-ODER-Glied die Zeit­ differenz zwischen den Synchronisiersignalen FSYNC, FSYNCW durch XOR-Schaltung.

Die FLIP-FLOPS FF5, FF6 im Sprungwerterfassungsteil 11 ver­ zögern das eingegebene DÜ-Rahmen-Synchronisierungssignal FSYNC, und das EXKLUSIV-NICHT/ODER-Glied XNOR2 schaltet die Ausgabesignale der FLIP-FLOPS FF5, FF6 in XNOR-Schaltung so, daß der Sprungwert des DÜ-Rahmen-Synchronisierungs­ signals FSYNC erfaßt werden kann.

Die Zähler CT12, CT13 im Verzögerungszeitzählerteil 2 zäh­ len die Verzögerungszeit in Übereinstimmung mit den Ausga­ besignalen des EXKLUSIV-ODER-Glieds XOR1 und des Sprung­ werterfassungsteils 11.

Das heißt, die Zähler CT12, CT13 werden durch ein H-Signal vom EXKLUSIV-ODER-Glied XOR1 in Freigabezustand versetzt, und die Zähler CT12, CT13 laden L-Signale, die an ihre Ein­ gangsklemmen A, B, C, D angelegt worden sind, in Überein­ stimmung mit dem Ausgabesignal des Sprungwerterfassungs­ teils 11, und zählen dann den Systemschrittpuls CLK. Wenn das EXKLUSIV-ODER-Glied XOR1 ein L-Signal ausgibt, werden die Zähler CT12, CT13 unwirksam und geben dann den bis dahin gezählten Wert als Verzögerungszeit aus. Die Verzöge­ rungszeit wird kontinuierlich ausgegeben, bis der Sprung­ werterfassungsteil 11 ein L-Signal ausgibt.

Und, der Sprungwerterfassungsteil 21 im Verzögerungssteuer­ teil 20 erfaßt den Sprungwert des DÜ-Rahmen-Synchroni­ sierungssignals. Die Rückwärtszähler CT1, CT2 im Rückwärts­ zählerteil 22 zählen die Verzögerungszeit gemäß dem erfaß­ ten Signal durch Ladung der vom Verzögerungszeit-Erfas­ sungsteil 11 ausgegebenen Verzögerungszeit rückwärts. Der Steuersignalausgabeteil 23 gibt ein Verzögerungssteuer­ signal zur Steuerung der Generierung einer Adresse, die der Verzögerungszeit entspricht, in Übereinstimmung mit dem rückwärts gezählten Wert des Rückwärtszählteils 22 aus.

Das heißt, jedes der Synchronisiersignale FSYNC, FSYNCW, wird periodisch in H- oder L-Signale umgewandelt und die Verzögerungszeit wird in der ersten Periode erfaßt. Das Verzögerungssteuersignal wird von der zweiten Periode in Übereinstimmung mit der erfaßten Verzögerungszeit sowie der Veränderung der Verzögerungszeit, sofern eine solche erfaßt wird, generiert.

Wie oben dargelegt, zählt der Steuersignalzählerteil 42 im Verzögerungsfunktions-Displayteil 40, wenn der Verzöge­ rungssteuerteil 20 ein der Verzögerungszeit entsprechendes Verzögerungssteuersignal DCLR ausgibt, das Verzögerungs­ steuersignal DCLR, und der Synchronisierungspositions- Erfassungsteil 41 erfaßt die Synchronisierungsposition des DÜ-Rahmen-Synchronisierschreibsignals FSYNCW. Der Synchro­ nisierungsvergleichsteil 43 vergleicht die Ausgabesignale des Synchronisierungspositions-Erfassungsteils 41 und des Steuersignalzählerteils 42. Jede der Lichtemitterdioden LD1, LD2 im Displayteil 44 wird in Übereinstimmung mit dem Ausgabesignal des Synchronisierungsvergleichsteils 43 so eingeschaltet, daß der Status der Synchronisierung ange­ zeigt wird.

Das heißt, wenn die Ausgabesignale nicht synchronisiert sind, gibt der Synchronisierungsvergleichsteil 43 ein H-Signal so aus, daß die Lichtemitterdiode LD1 eingeschal­ tet wird. Und, wenn die Ausgabesignale durch Kompensation für die Verzögerungszeit synchronisiert sind, gibt der Syn­ chronisierungsvergleichsteil 43 ein L-Signal so aus, daß die Lichtemitterdiode LD2 eingeschaltet wird.

Das vom Verzögerungssteuerteil 20 ausgegebene Verzögerungs­ steuersignal DCLR wird in die FLIP-FLOP FF3 des Zähler­ steuerteils 31 im Adressenzählerteil 30 der Fig. 5A einge­ geben. Die FLIP-FLOP FF3 gibt in Übereinstimmung mit dem Systemschrittpuls CLK ein L-Signal so aus, daß die Zähler CT5, CT6 im Adressengenerierungsteil 32 gelöscht werden. Außerdem gibt das UND-Glied AD4 infolge des Ausgabesignals der FLIP-FLOP FF3 ein L-Signal so aus, daß die Zähler CT3, CT4, CT7 bis CT11 gelöscht werden. Ein vom UND-Glied AD6 in Übereinstimmung mit dem Ausgabesignal der Zähler CT7 bis CT11 ausgegebenes H-Signal wird durch den Umrichter IV11 in ein L-Signal umgewandelt und dann an das UND-Glied AD4 an­ gelegt. Demzufolge gibt das UND-Glied AD4 ein L-Signal aus, wobei die Zähler CT3, CT4, CT7 bis CT11 gelöscht werden.

Die Zähler CT3 bis CT11 im Adressengenerierungsteil 32 wer­ den in Übereinstimmung mit dem Ausgabesignal des Zähler­ steuerteils 31 gelöscht und zählen den Systemschrittpuls CLK so, daß die X- und Y-Adressensignale XAD0 bis XAD8, YAD0 bis YAD9 generiert werden. Jedes der generierten X- und Y-Adressensignale XAD0 bis XAD8, YAD0 bis YAD9 läuft durch die Puffer BF2, BF3 im Adressenausgabeteil 33 und dann in den Zwischenspeicher 2. Deshalb können die Bild­ daten, wie oben dargelegt, selektiv zur Einschreibung in jeden der DÜ-Speicherrahmen 6, 7 verzögert werden.

Aus dem Vorstehenden wird offensichtlich, daß die vorlie­ gende Erfindung jede erforderliche Verzögerungszeit des Schreibadressensignals des DÜ-Speichers genau verzögern und die Verzögerungszeit durch Variation der Verzögerungszeit­ daten ohne separate Verzögerungselemente oder Speicher für Verzögerung einfach steuern kann. Wenn außerdem die Ist- Verzögerungszeit durch irgendeinen Faktor geändert wird, erfaßt die vorliegende Erfindung sofort eine solche Verän­ derung und kompensiert die eingegebene Verzögerungszeit automatisch so, daß sie zur Ist-Verzögerungszeit wird, und zeigt den Verzögerungszeit-Kompensationsstatus an, wobei Vorteile bei der Benutzung ermöglicht werden. Weiterhin kann die Stabilität der Schaltkreisfunktion verbessert wer­ den, weil die Steuerung der Verzögerungszeit vom System­ schrittpuls synchronisiert wird.

Claims (9)

1. Speicherzugriffsverzögerungs-Steuerkreis für Bildwan­ derungsausgleich mit zwei DÜ-Speicherrahmen, gekennzeichnet durch
eine Einrichtung zur Erzeugung von Verzögerungszeitdaten eines Schreibadressensignals der DÜ-Rahmenspeicher;
eine Verzögerungssteuereinrichtung zur Bestimmung einer Verzögerungszeit aus den Verzögerungszeitdaten und zur Erzeugung eines Verzögerungssteuersignals zur Verzögerung des Schreibadressensignals in Übereinstimmung mit der bestimmten Verzögerungszeit;
eine Adressenzählereinrichtung zur Zählung eines System­ schrittpulses derart, daß das Schreibadressensignal in Über­ einstimmung mit dem Verzögerungssteuersignal ausgegeben wird;
eine Zwischenspeichereinrichtung zur Synchronisierung des Schreibadressensignals aus der Adressenzählereinrichtung durch vorübergehende Speicherung des Schreibadressensignals; und
einen Multiplexer zum selektiven Anlegen des Schreib­ adressensignals, nachdem dieses die Zwischenspeichereinrichtung durchlaufen hat, an einen der DÜ-Speicherrahmen in Übereinstimmung mit einem DÜ-Rahmen-Synchronisiersignal derart, daß Bilddaten pro Rahmen selektiv in einen der DÜ-Rahmenspeicher geschrieben werden.

2. Speicherzugriffsverzögerungs-Steuerkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungszeitdaten-Aus­ gabeeinrichtung eine Einrichtung zur Erfassung einer Ist-Verzögerungszeit des Schreibadressensignals in Überein­ stimmung mit dem DÜ-Rahmen-Synchronisierungssignal und einem DÜ-Rahmen-Synchronisierschreibsignal umfaßt.

3. Speicherzugriffsverzögerungs-Steuerkreis nach Anspruch 2, dadurch gekennzeichnet, daß die Einrichtung zur Erfassung der Verzögerungszeit umfaßt
ein EXKLUSlV-ODER-Glied für XOR-Schaltung des DÜ-Rahmen- Synchronisierungssignals und des DÜ-Rahmen-Synchronisier­ schreibsignals, wobei die Zeitdifferenz zwischen diesen erfaßt wird;
eine Einrichtung zur Erfassung eines Sprungwerts des DÜ-Rahmen-Synchronisierungssignals; und
eine Verzögerungszeit-Zählereinrichtung zur Zählung des Systemschrittpulses zwecks Ausgabe eines Verzögerungs­ zeit-Erfassungssignals, wobei die Verzögerungszeit-Zähler­ einrichtung in Übereinstimmung mit einem Ausgabesignal aus der Sprungwerterfassungseinrichtung geladen und in Übereinstimmung mit einem Ausgabesignal des EXKLUSIV- ODER-Glieds freigegeben wird.

4. Speicherzugriffsverzögerungs-Steuerkreis nach Anspruch 1, gekennzeichnet durch eine zusätzliche Einrichtung zur Anzeige der Kompensation der Verzögerungszeit in Über­ einstimmung mit dem DÜ-Rahmen-Synchronisierschreibsignal und dem Verzögerungssteuersignal.

5. Speicherzugriffsverzögerungs-Steuerkreis nach Anspruch 4, dadurch gekennzeichnet, daß die Displayeinrichtung umfaßt
eine Einrichtung zur Erfassung einer Synchronisierungs­ position des DÜ-Rahmen-Synchronisierschreibsignals;
eine Einrichtung zur Zählung des Verzögerungssteuersignals;
eine Einrichtung zum Vergleich der Ausgabesignale der Einrichtung zur Erfassung der Synchronisierungsposition und der Steuersignalzählereinrichtung; und
eine Anzeige zur optischen Darstellung eines Synchroni­ sierungszustands in Übereinstimmung mit einem Ausgabesignal der Vergleichseinrichtung.

6. Speicherzugriffsverzögerungs-Steuerkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung zur Ausgabe von Verzögerungszeitdaten einen Handschalter zur Ausgabe der Verzögerungszeitdaten enthält.

7. Speicherzugriffsverzögerungs-Steuerkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungssteuerein­ richtung umfaßt
eine Einrichtung zur Erfassung des Sprungwerts des DÜ-Rahmen-Synchronisierungssignals;
eine Einrichtung zur Rückwärtszählung der Verzögerungszeit­ daten, wobei die Rückwärtszähleinrichtung in Übereinstimmung mit einem Ausgabesignal der Sprungwerterfassungseinrichtung geladen wird; und
eine Einrichtung zur Ausgabe des Verzögerungssteuersignals, wenn die Rückwärtszähleinrichtung ihre Rückwärtszählung beendet.

8. Speicherzugriffsverzögerungs-Steuerkreis nach Anspruch 7, dadurch gekennzeichnet, daß die Verzögerungssteuereinrich­ tung außerdem eine Einrichtung zur Generierung und Ausgabe von Schreibfreigabesignalen der DÜ-Rahmenspeicher in Über­ einstimmung mit dem DÜ-Rahmen-Synchronisierungssignal umfaßt.

9. Speicherzugriffsverzögerungs-Steuerkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Adressenzählereinrichtung umfaßt
eine Einrichtung zur Generierung eines Adressensignals durch Zählung des Systemschrittpulses;
eine Einrichtung zum Anlegen des generierten Adressensignals an die Zwischenspeichereinrichtung; und
eine Zählersteuereinrichtung zur Bestimmung, ob die Ausgabe des Adressensignals für einen Block von einem Ausgabesignal der Adressensignal-Ausgabeeinrichtung abgeschlossen ist, und zur Löschung der Adressensignal-Generierungseinrichtung in Übereinstimmung mit einem von der Zählersteuereinrichtung und dem Verzögerungssteuersignal bestimmten Signal.