DE2703578C2

DE2703578C2 - Videodatenspeicher

Info

Publication number: DE2703578C2
Application number: DE2703578A
Authority: DE
Inventors: Richard John London Taylor
Original assignee: MICRO CONSULTANTS Ltd NEWBURY BERKSHIRE GB; Micro Consultants Ltd Newbury Berkshire
Current assignee: Quantel Ltd
Priority date: 1976-02-19
Filing date: 1977-01-28
Publication date: 1986-01-02
Also published as: DE2703578A1; JPS52107729A; GB1568379A; FR2341916A1; US4183058A; JPS5950071B2; FR2341916B1

Description

Die vorliegende Erfindung betrifft einen Videodatenspeicher gemäß dem Oberbegriff des Patentanspruchs 1.

Der vorliegenden Erfindung liegt dabei die Aufgabe zugrunde, ei..en Speicher der in Rede stehenden Art mit wesentlich reduzierter mechanischer Größe anzugeben, wodurch wiederum der Entwurf der Speicherarchitektur von Videosystemen erleichtert wird.

Diese Aufgabe wird bei einem Videodatenspeicher der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 gelöst.

Dieser Speicher eignet sich zusammen mit seiner Steuerung als Bildspeicher.

Er ist in zwei Speicherüldern von 256 χ 512 Wörtern mit 8-Bit-Breite ausgeführt, so daß 512 Videozeilen, die jeweils 512 Bildpunkte enthalten, gespeichert werden können.

Der Bildspeicher ist mit in N-Kanal-Technik integrierten dynamischen Speicherschaltkreisen mit wahlfreiem Zugriff und einer Speicherkapazität von 4096 Bit aufgebaut. Derartige Speicher sind der heutige Standard für eine neue Generation von Halbleiterspeichern. Die oben geforderte reduzierte mechanische Größe des Speichers in Verbindung mit dem erleichterten Entwurf der Speicherarchitektur von Videospeichern wird durch die Verwendung der genannten Speicherschaltkreise möglich.

Der erfindungsgemäße Videodatenspeicher kann eine Vielzahl von Speichermatrizen enthalten, wobei in Weiterbildung der Erfindung die Merkmale des kennzeichnenden Teils des Patentanspruchs 2 vorgesehen Weitere Ausgestaltungen der Erfindung sind in weiteren Unteransprüchen gekennzeichnet.

Die Erfindung wird im folgenden anhand von in deu Figuren der Zeichnung dargestellten Ausführungsbeispielen näher erläutert Es zeigt

F i g. 1 ein Blockschaltbild der wesentlichen Teile eines bekannten integrierten Halbleiterschaltkreises mit wahlfreiem Zugriff und einer Speicherkapazität von 4096 Bit,

Fig.2 den an sich bekannten Betrieb für den Speicherzyklus des einzigen Speicherschaltkreises nach Fi* 1,

Fig.3 die Architektur eines erfindungsgemäßen Speichers der 16 Speicherkarten mit jeweils 32 Schaltkreisen in unverteilter Anordnung enthält,

F i g. 4 einen der F i g. 3 entsprechenden Speicher mit verteilter Anordnung,

F i g. 5 eine erfindungsgemäße Speicherkarte mit 32 Schaltkreisen des in Fig. 1 dargestellten Typs zusammen mit Eingangs- und Ausgangsrepistern und einer Speichersteuerung,

F i g. 6 ein Schaltbild eines Datengülügkeitsdetektors nach F i g. 5,

Fig.7 ein Schaltbild einer Wartesteuerung nach Fig.5,

F i g. l» Beispiele von dem Warteprozeß in der Wartelogik nach F i g. 7 unterworfenen Signalen,

F i g. 9 ein Schaltbild eines Zeittaktgebers nach F i g. 5 und

F i g. 10 eine Folge von Abgriffen von Verzögerungsleitungen gemäß F i g. 9 auftretenden Signalen.

Der einzige Speicherschaltkreis 10 nach F i g. 1 stellt einen in N-Kanal-Technik hergestellten Speicherschaltkreis mit wahlfreiem Zugriff und einer Speicherkapazitat von 4096 Bit dar, wie er heute gewöhnlich in der Computer-Industrie verwendet wird.

Ein derartiger Schaltkreis mit 4096 χ 1 Bit ist mit unterschiedlichen Geschwindigkeiten und in unterschiedlichen Gehäusen verfügbar. Für den Bildspeicher wurde eine Version mit 16 Anschlüssen gewählt, da ein kleineres Gehäuse und weniger Adreßleitungen eine wesentlich höhere Packungsdichte gegenüber größeren und schnelleren Schaltkreisen ermöglicht.

Die Verwendung eines Gehäuses mit 16 Anschlüssen für Adressen mit 12 Bit, 4 Spannungsven,orgungs!eitungen, 2 Datenleitungen und 3 Steuerleitungen wird möglich, wenn die Adresse einem Multiplexprozeß in zwei Hälften unterworfen wird. Dies erhöht zwar die Komplexität der Speicherschaltung; dafür wird jedoch eine wesentlich größere Speicherkapazität bei der für einen Bildspeicher erforderlichen Größe erreicht

Ein dynamischer Speicherschaltkreis besitzt den Vorteil eines sehr kleinen Leistungsverbrauchs, der jedoch mit dem Nachteil verbunden ist, daß die gespeicherten Daten alle 2 ms aufgefrischt werden müssen.

Der Schaltkreis 10 ist als Speicher mat r«x 15 mit 64 χ 64 Bit und einem Leseverstärker 11 am oberen Ende jeder Spalte organisiert. Die Adresse wird mit Hilfe eines ZeilenadreB; btastimpulses 19 und eines Spaltenabtastimpulses 18 in Form zweier Wörter mit 6 Bit eingegeben. Die Abtastung eines Spältenpuffers 12 sowie eines Zeilenpuffers 13 tritt nicht gleichzeitig auf, so daß Eingangsadreßleitungen 17 auf den Spalten- und den Zeilenpuffer aufgeteilt werden können. Ein Speicherzyklus beginnt mit der Einspeisung der Zeilenadresse und deren Eintastung in den entsprechenden internen Zeilenadreßpuffer 13. In dieser Hinsicht ist die Betriebsweise des Schaltkreises insofern ungebräuchlich, als die Zei-

lenadresse, die aus der Zeilenadreßinformation mit 6 Bit im Zeilenpuffer durch einen i-aus-64-Zeilendecoder 14 decodiert wurde, die gesamten 64 Bits der gespeicherten Daten in jedem Speicherplatz in einer ausgewählten Zeile in der Matrix in die 64 Leseverstärker 11 überführt, die gemäß F i g. 2 mit den Spalten gekoppelt sind. Sind die 64 Datenbits einmal in die Leseverstärker eingelesen, so wird die Zeilenadresse abgetastet und einer der 64 Leseverstärker ausgewählt, um die Daten aus dem Schaltkreis auszugeben. Alle 64 Datenbits werden sodann in die Matrix rücküberführt, um einen zerstörungsfreien Lesebetrieb zu gewährleisten. Die Adresse für den Leseverstärker zur Auswahl des richtigen Bits der 64 Bit wird von der Spaltenadresse mit 6 Bit abgeleitet, die über einen l-aus-64-Spaltendecoder 16 empfangen wird.

Soll Information eingeschrieben werden, so werden die Daten im gewählten Leseverstärker gemäß den Ein- ^sn^dsten vor der Riickführun⁰ in die Mstrix !modifiziert.

Der Vorteil dieser Matrixorganisation besteht darin, daß der Speicher für jede in den Schaltkreis eingegebene externe Adresse in 64 Speicherplätzen überprüft wird. Anstelle von 4096 Zyklen zur Auffrischung des gesamten Speichers sind also lediglich 64 Zyklen (d. h. 4096:64 = 64) erforderlich.

Da die Auffrischperiode kleiner als 2 ms sein muß. ist die minimale Betriebsfrequenz für den Speicher durch folgende Beziehung gegeben:

64

2x10"

= 32 kHz.

Das konventionelle Verfahren zur Auffrischung dynamischer Speicher in Computern besteht darin, den Speicher für den Auffrischbetrieb periodisch zu unterbrechen. Dies kann einmal dadurch erfolgen, daß etwa alle 1,5 ms eine Unterbrechung erfolgt und alle notwendigen Adressen ausreichend schnell überprüft werden, um ein vollständiges Auffrischen in einem Mal sicherzustellen. Andererseits kann die Auffrischung aber auch so verteilt werden, daß sie alle 30 μ5 in einer einzigen Adresse durchgeführt wird, wobei die Adreßzählung jedesmal so inkrementiert wird, daß in 2 ms alle 64 Adressen abgefragt werden. Diese Techniken sind jedoch für Videospeicher nicht zweckmäßig, da die Regelmäßigkeit der Bilddarstellung dem Systementwickler Grenzen auferlegt und willkürliche Unterbrechungen nicht erlaubt.

Die für konventionelle Auffrischtechniken Schwierigkeiten bewirkende Regelmäßigkeit kann jedoch dazu ausgenutzt werden, die Auffrischung automatisch zu erreichen, wenn die geeignete Adreß-Struktur gewählt wird.

Es wurde bereits erläutert, wie der Speicherschaltkreis selbst alle 64 Datenbits in der gewählten Zeile der Matrix in die 64 Leseverstärker überführt und das entsprechende Bit dann durch die Spaltenadresse decodiert wird. Die Architektur des Bildspeichers ist mit dieser Ausführung gleichartig, um unter Berücksichtigung der Tatsache, daß die Zykluszeit jedes einzelnen Schaltkreises beträchtlich kleiner ist, die Durchsatzkapazität von 15 MHz zu gewährleisten. Die Matrix des Hauptspeichers ist tatsächlich durch 16x4 Schaltkreise gegeben, wodurch 16 Gesamt-Spaltenadreßplätze und 16 384 (d.h. 4x4096) Gesamt-Zeilenplätze zur Realisierung der notwendigen 512x512 Bildpunkte zur Verfugung stehen. Diese Speicherplätze können durch eine Adresse mit 18 Bit definiert werden, die zweckmäßigerweise in 9 Bit zur Festlegung des Bildpunktes in einer Zeile, 8 Bildpunkte zur Festlegung der Zeile im Speicherfeld und 1 Bit zur Festlegung des verwendeten Speicherfeldes aufgespalten wird.

s Diese Ausgestaltung is: schematisch in F i g. 3 dargestellt. Zwar kann damit die notwendige Durchsatzfolgefrequenz nicht jedoch eine automatische Auffrischung realisiert werden.
Es sei die Art betrachtet, in der das Bild aufgebaut werden kann. 16 aufeinanderfolgende Bildpunkte längs einer Fernsehzeile werden durch eine Gesamt-Zeilenadresse erzeugt und an der Oberseite jeder Spalte durch Schaltungen 24 erfaßt. Wird das Ausgangssignal der Spalte seriell überprüft, so kann die Zeile in konventioneiler Weise aufgebaut werden. Unter Verwendung dieser Technik werden die einzelnen MOS-Schalikreise mil 1/16 der Videofrequenz betrieben. Es verstreichen jedoch über 12 ms vom Zeitpunkt, indem die Gesamt-ZeijpnaHrpß7ählung den Sehallkrek 1 verlhßt. bis sie erneul zurückkehrt. Damit werden die Forderungen des Auffrischens nicht erfüllt. F i g. 4 zeigt eine abgewandelte Ausführungsform der Matrixverteilung, in der benachbarte Zeilen durch unterschiedliche Schaltkreise bedient werden. Dabei gehören Speicherplätze 0,4 usw. zum Schaltkreis 1. Speicherplätze 1,5 usw. zum Schaltkreis 2, Speicherplätze 2,6 usw. zum Schaltkreis 3 sowie Speicherplätze 3,7 usw. zum Schaltkreis 4. Damit wird die zur automatischen Realisierung des Auffrischen verwendete Struktur klar. F i g. 4 zeigt weiterhin die Bezeichnung der verschiedenen Bits der Hauptadresse mit 18 Bit für die Gesamtmatrix. Die 4 geringstwertigen Bits sind der Spaltenadresse zugeordnet (analog dem Zugriff der Leseverstärker im Speicherschaltkreis), die nächsten 2 Bits definieren, welcher der 4 die Zeilen in der Gesamtmatrix bildenden Schaltkreise verwendet wird, die nächsten 6 Bits bilden die Zeilenadresse für die tatsächlichen Schaltkreise selbst, und die 6 höchstwertigen Bits dienen als Spaltenadresse für die Schaltkreise.

Die Wirkungsweise ist die gleiche wie bei dem nicht verteilten Schema nach F i g. 3 mit dem Unterschied, daß alle Schaltkreis-Zeilenadressen für ein System mit 10 MHz mit den mit dem Faktor 2-" multiplizierten Videofrequenzen bzw. etwa alle 0,2 ms überprüft werden, da die Zeilenadressen für die Schaltkreise selbst aus den 7 bis 12 Bit des Zählers gebildet werden.

Es kann weiterhin gezeigt werden, daß die Zeile von Halbbild-Austastgruppen überbrückt werden kann, da die gesamte Auffrischzeit kleiner als die erforderlichen 2 ms ist, selbst wenn die Adreßzähler während dieser Perioden gestoppt werden.

Gemäß einem Merkmal der Erfindung wird durc!. die Wahl des höchstwertigen Bits der Adresse als Halbbildzähler sichergestellt, daß der gesamte Speicher aufgefrischt wird, da alle Bits des zur Auffrischung gehörenden Zählers noch überprüft werden, wenn eine Anzeigeart verwendet wird, bei der ein einziges gespeichertes Halbbild in jedem Vollbild zweimal wiederholt wird.

Es wurde bereits erläutert, daß die Bildspeichermatrix 25 16 χ 16 384 Speicherplätze bzw. mit anderen Worten 16 Speicherplätze χ 4 Schaltkreise (unter Berücksichtigung, daß jeder Schaltkreis eine Speicherkapazität von 4096 Bit aufweist) besitzt.

Die 16 genannten Plätze sind tatsächlich 16 getrennte Speicherkarten 26, wobei jede Karte 4 Schaltkreise mit jeweils den genannten 16 384 Speicherplätzen aufweist Die Speicherkarten sind so angeordnet daß ihnen die Daten über ein gemeinsames Leitungssystem zugeführt und die Daten über ein gemeinsames Leitungssystem

7 8

ausgelesen werden. Dieser Demultiplexprozeß bzw. die entsprechende

F i g. 5 zeigt die Speichersteuerung zusammen mit ei- Verlangsamung der am Eingang des Speichers mit wahlner der 16 Speicherkarten. Eine Speicherkarte 30 ent- freiem Zugriff mit einer Speicherkapazität von 4096 Bit hält einen Bio« 32 mit 4 Spalten von Speicherschalt- vorhandenen Eingangsdaten reicht mehr als aus, um kreisen 10 mit wahlfreiem Zugriff, wobei jede Spalte S 5 dem Speicher die Aufnahme der Information zu ermög-Schaltkreise (einen für jedes der 8 Datenbits) enthält liehen.

Die Gesamtzahl der Speicherschaltkreise ist somit 32. Die bereits beschriebene Adressierung des Speichers Dk Xarte 30 weist Eingangspuffer 31 sowie Ausgangs- mit wahlfreiem Zugriff erfolgt Ober 6 Adreßleitungen an

puffer 33 auf. Weiterhin enthält sie einen im folgenden einem Eingang 69, welche die einen Multiplexprozeß in

noch genauer zu beschreibenden Datengültigkeitsde- io zwei Hälften unterworfene Adresse mit 12 Bit führen

tektor 34. Es ist darauf hinzuweisen, Jaß 15 weitere (d.h. die von der Schaltkreis-Spaltenadresse gefolgte

gleichartige Karten 30 (nicht dargestellt) den Speicher Schaltkreis-Zeilenadresse). Der Einzelschaltkreis wird

vervollständigen. Ein Eingangsmultiplexer 35 besitzt 16 durch 4 gesonderte Zeilenadreß-Abtastsignale 1 bis 4

Ausgänge 47 für die 16 Karten. Ein Ausgang ist mit dem auf Leitungen 63 bis 65 vom Zeilenadreß-Multiplexer 36 Puffer 31 gekoppelt. Entsprechend besitzt ein Aus- 15 ausgewählt, wobei die Multiplexer Zeilenadreß-Abtast-

gangsmultiplexcr 39 einen mit dem Ausgangspuffer 33 impulse, und zwar lediglich einen für jeden Speicherzy-

verbundenen Ausgang 75. Die verbleibenden Ausgänge klus vom Zeittaktgeber 38 aufnimmt. Aufgrund der Wir

des Eingangs- und des Ausgangsmultiplexers sind zwar kung dieser Abtastimpulse tritt jedoch für eine Adreß-

üriängescniüsseri darges;c!!;. Tatsächlich sind sie jedoch struktur folgender Ablauf von. Vorgängen auf: Die er-

tnit den anderen 15 Karten verbunden. Ein Zeilenadreß- 20 sten 4 Bit der an Eingängen 41 eingegebenen. 16 Karten

abtast-Multiplexer 36 sowie eine Zeittaktsteuerung 38 repräsentierenden Adresse werden zur Erzeugung der

sind mit ihren Ausgängen gemeinsam auf die anderen 15 Eingangsfreigabesignale vom Eingangsmultiplexer 35

Karten aufgeteilt. Eine logische Wartesteuerung 37 (im decodiert; die nächsten beiden, an Eingängen 60 und 61

folgenden noch beschrieben) ist mit der Zeittaktsteue- eingegebenen Bits der Adresse werden im Zeilenadreß-

rung 38 gekoppelt. 25 abtast-Multiplexer 36 zur Erzeugung der 4 Zeilenadreß-

Da die Eingangsdaten für die Karten über ein ge- Abtastimpulse 1 bis 4 decodiert. Die letzten 12 Bits an

meinsames Leitungssystem geliefert werden, müßten sie einem Eingang 69 sind die einem Multiplexprozeß in

durch einzelne Taktsignale in jede Karte gepuffert wer- zwei Hälften unterworfene Haupt-Schaltkreisadresse,

den, so daß nach 16 Taktperioden alle 16 Karten ein Ein Spaltenadreß-Abtastimpuls wird auf einer Leitung

Daten wort halten. 30 67 vom Zeittaktgeber 38 geliefert.

Jiese ersten Wörter werden in der ersten Stellung in Die Ausgangsstruktur für die Karte entspricht mit der den Puffern 31 gehalten. Diese Puffer 31 können durch Ausnahme, daß sie umgekehrt arbeitet, der Eingangsan sich bekannte Register-Schaltkreise gebildet werden struktur. Im wesentlichen werden Daten parallel von (2 Schaltkreise des Typs 74LS170, wobei es sich um allen 16 Karten in die entsprechenden Register bzw. Register mit 4 Speicherplätzen zu 4 Bit handelt, von 35 Puffer 33 eingegeben (die Ausgangspuffer 33 können denen jedoch lediglich nur 2 Speicherplätze ausgenutzt durch 4 Schaltkreise des Typs 74173 mit 4 Bit gebildet werden). Die Information wird durch ein Eingangs-Frei- werden, um die geforderten 2 Speicherplätze mit jeweils gabesignal mit Videofrequenz vom Ausgang 47 des Ein- 8 Bit zu realisieren). Diese Übertragung zu den Puffern gangsmultiplexers in die Register getaktet, wobei die erfolgt durch einen über eine Leitung 71 vom Zeittakt-Adresse durch ein an einem Eingang 42 empfangenes 40 geber 38 empfangenen Ausgangsabtastimpuls, wobei Eingangsauswahlsignal gesetzt wird. Sind die ersten 16 das Register durch ein extern an einem Eingang 76 aufWörter in die Karten eingegeben, so erscheinen die genommenes Ausgangsauswahlsignal ausgewählt wird, nächsten 16 Wörter in Folge auf dem Leitungssystem Der Ausgangsabtastimpuls sowie das A-.isgangsaus- und werden wiederum in die Karten gepuffert, jedoch wahlsignal arbeiten mit 1/16 der Videofrequenz. Die mit Ausnahme des Zeitpunktes, indem das Eingangsaus- 45 nicht mit der Paralleiübertragung vom Speicher mit wahlsignal geändert wird, so daß diese letzten Wörter in wahlfreiem Zugriff belegten Register stehen zur Ausgaden nächsten Speicherplatz im Register 31 eingegeben be ihrer Daten auf das Hauptleitungssystem mittels eiwerden. nes von einem Ausgang 75 des Ausgangsmultiplexers 39

Ersichtlich wird das Eingangsauswahlsignal daher mit empfangenen Ausgangsfreigabesignal zur Verfügung, 1/16 der ursprünglichen Videofrequenz geändert (da 16 50 wobei der Multiplexer 39 an Eingängen 78 eine Lese-Karten vorhanden sind). Der Ausgang der Register wird adresse mit 4 Bit aufnimmt Der entsprechende Schaltdurch das inverse Eingangsauswahlsignal gesteuert kreis wird durch das inverse Ausgangsauswahlsignal Dies ist alles, was notwendig ist, um den Inhalt der Regi- ausgewählt Das Ausgangsfreigabesignal arbeitet seriell ster auf deren Ausgänge zu geben. Da das Eingangsaus- (mit Videofrequenz), während der Ausgangsabtastimwahlsignal mit 1/16 der Videofrequenz arbeitet, werden 55 puls für alle 16 Karten parallel arbeitet die Daten an den Ausgängen der Register für eine Pe- 8 Schaltkreis-Auswahlleitungen 68 ermöglichen die node konstant gehalten, die etwa gleich der 16fachen Sperrung jedes Teils des Digitalwortes im Speicher, um Datenperiode auf dem Eingangsleitungssystem ist im Bedarfsfall einen Schutz für den Schreibprozeß zu

Da ein Speicherschaltkreis mit wahlfreiem Zugriff gewährleisten. Damit kann beispielsweise in die Bits 1

und einer Speicherkapazität von 4096 Bit relativ lang· 60 bis 4 ein Bild eingeschrieben werden, das sich von dem

sam arbeitet, ist dieser interne Demultiplexprozeß er- in den Bits 5 bis 8 gespeicherten Bild unterscheidet

forderlich, um die Geschwindigkeitsanorderungen für Die Lese/Schreib-Leitungen sowie die Zeilenadreß-

jeden Einzelschaltkreis zu reduzieren. Das externe Abtastinipulse für die Speicherkarte sind nicht so un-

Adreß-System ist jedoch dennoch das eines konventio- kompliziert, wie dies erscheinen könnte. Eine Komplika-

neilen Systems (die binäre Adresse mit 9 Bit definiert die es tion tritt auf, wenn in eine Karte der Gruppe von 16

Zeile im Bild, während eine weitere Adresse mit 9 Bit Karten ohne Beeinflussung der anderen Karten einge-

den Bildpunkt in der Zeile definiert, wie dies oben erläu- schrieben werden soll. Dies erfolgt hinsichtlich der Ein-

tert wurde), gangspuffer 31 dadurch, daß lediglich derjenige Puffer

freigegeben wird, welcher der fraglichen Karte entspricht. Werden die Daten jedoch parallel übertragen, so erhalten die Speicherplätze in 15 von 16 Karten eine falsche Information.

Um diesen Empfang einer falschen Information zu verhindern, ist der Datengültigkeitsdetektor 34 vorgesehen, welcher Eingangsauswahlsignale sowie Eingangsfreigabesi_unale an einem Eingang 43 bzw. 44 zusammen mit Schreib/Lese-Signalen an einem Eingang 46 vom Zeittaktgeber 38 empfängt Wird ein Eingangsfreigabesignal für diese Karte vom Eingangsmultiplexer 34 festgestellt, so ermöglicht der Detektor 34 die nachfolgende Übertragung von in den Puffer 31 eingegebenen Daten in den Speicher unter Steuerung eines Schreib/Lese-Signals vom Ausgang 45. Wird ein Eingangsfreigabesignal für die spezielle Karte vom Eingangsmultiplexer 35 nicht empfangen, so unterbindet der Detektor den Ablauf des Speicherzyklus.

Die logische Wartesteuerung 37 empfängt ebenfalls Lese/Schreibsignale auf einer Leitung 56 vom Zeittaktgeber 38. Die Wartesteuerung 37 nimmt Schreibbefehle an einem Eingang 50 und Lesebefehle an einem Eingang 52 auf. Ein Datenhaltesignal an einem Eingang 51 der Wartesteuerung 37 hält die Daten im Speicher. Der Zeittaktgeber 38 nimmt Schreibbefehle von einem Ausgang 57 und Lesebefehle von einem Ausgang 55 auf, welche in der Wartesteuerung 37 zwischengespeichert werden, wenn der Speicher in einem anderen Teil seines Zyklus belegt ist, was aus den Lese/Schreib-Signalen am Eingang 56 festgestellt wird. Möglichkeiten zum Löschen für den Lese- und Schreibbetrieb sind durch Eingabe von Signalen an einem Eingang 53 bzw. 54 gegeben. Der Zeittaktgeber 38 liefert weitere Zeittaktsignale, wobei es sich um eine Lese/Schreib-Adressenauswahl an einem Ausgang 73 sowie eine Multiplexadressensteuerung an einem Ausgang 72 handelt die in an sich bekannter Weise zur Adressierung für Speicher mit wahlfreiem Zugriff verwendbar sind. Eine derartige Adressierung kann durch drei getrennte Zähler für Schreiben, Lesen und Auffrischen realisiert werden.

Eine Ausführungsform des Datengültigkeitsdetektors 34 ist in F i g. 6 dargestellt Diese Schaltungsanordnung 34 enthält Inverter 80,81,83, NAND-Gatter 84,85,90, 91,92 und 93 sowie einen Zweifach-FIip-Flop 87,88. Ein Eingangsfreigabesignal am Eingang 44 wird im Inverter 80 invertiert und in einen Eingang des NAN D-Gatters 84 sowie einen Eingang des NAND-Gatters 85 eingespeist Ein Eingangsauswahlsignal am Eingang 43 wird über den Inverter 81 in den anderen Eingang des NAND-Gatters 85 eingespeist Das Ausgangssignal des Inverters 81 wird über den weiteren Inverter 83 in den anderen Eingang des Gatters 84 eingespeist Das Ausgangssignal des Gatters 84 wird von einem Vorsetzeingang eines D-Puffers 87 aufgenommen. Das Ausgangssignal des Gatters 85 wird durch einen Vorsetzeingang eines weiteren D-Puffers 88 aufgenommen (Die Puffer 87 und 88 können durch zwei Hälften eines integrierten Doppel-D-Puffers des Typs 7474 gebildet werden.). Ein Takteingang des Puffers 87 nimmt das Ausgangssigr.al des Inverters 83 auf. Ein Vorsetzeingang des Puffers 88 nimmt das Ausgangssignal des Gatters 85 auf. Ein Takteingang des Gatters 88 nimmt das Ausgangssignal des Inverters 81 auf. Löscheingänge der Puffer 87 und 88 sind über einen Widerstand R1 an eine Versorungsspannung von +5 V angekoppelt D-Eingänge der Puffer sind roh Erde gekoppelt Ein Ausgang Q des Putters 87 ist mit einem Eingang des NAND-Gatters 9S gekoppelt das an einem weiteren Eingang das Ausgangssignal des Inverters 81 aufnimmt. Ein Ausgang Q des Puffers 88 ist mit einem Ei.igang des NAND-Gatters 91 gekoppelt, dessen weiterer Eingang das Ausgangssignal des Inverters 83 aufnimmt. Die Ausgangssignale der Gatter 90 und 91 werden vom NAN D-Gatter 92 aufgenommen, das an einem dritten Eingang das Lese/Schreib-Signal über das als Inverter geschaltete NAND-Gatter 93 aufnimmt. Das Ausgangssignal des Gatters 92 wird am Ausgang 45 in die Speicher eingegeben. Die Inverter 80,

ίο 81 und 83 können jeweils durch einen Hex-Inverter des Typs 7404 gebildet werden. Die NAND-Gatter 84, 85, 90, 91 können durch ein integriertes Vierfach-NAND-Gatter des Typs 7400 gebildet werden. Die N AN D-Gatter 92 und 93 können jeweils durch ein Gatter des Typs 7410 gebildet werden. Die Schaltungsanordnung nach Fig.6 ermöglicht lediglich die Aktivierung des Speicherzyklus über den Ausgang 45 durch Lese/Schreib-Signale am Ausgang 46, wenn am Eingang 44 ein Eingangsfreigabesignal festgestellt wird, um den D-Puffer zu setzen (d. h., wenn die entsprechende Karte durch den Eingangsmultiplexer 35 nach F i g. 5 ausgewählt ist). Das Einschreiben falscher Information in den Speicher wird verhindert.

Es seien nun die Zeittakte für die Eingangspuffer des Speichers sowie für die Ausgangspuffer anhand von F i g. 5 betrachtet. Beispielsweise für eine Eingangsvideofrequenz von 10 MHz werden die Eingangspuffer seriell mit 10 MHz getaktet, so daß sich das Eingangsauswahlsignal mit einer Periode von 16 χ 100 ns oder 1,6 us ändert. Für den Speicher mit wahlfreiem Zugriff selbst stehen daher 1.6 \is zur Verfügung, um die am Ausgang dieser Puffer stehende Information aufzunehmen.
Der Speicher mit wahlfreiem Zugriff selbst benötigt jedoch lediglich 500 ns. Die Situation am Ausgang ist exakt die gleiche, so daß der Speicher in 500 ns Information auf die Ausgangspuffer übertragen kann. Es steht jedoch eine Zeitperdiode von 1,b \is für diese Übertragung zur Verfugung, da das Ausgangsauswahlsignal mit einer Periode von 1,6 μ5 kippt.

Da das Einschreiben in den Speicher und das Auslesen asynchron erfolgt, muß sichergestellt werden, daß die Schreib- und Lesebefehle sich nicht überlappen. Die Wartesteuerung trägt den Speichernotwendigkeiten Rechnung, wobei eine solche Verzögerung erfolgt, daß bei einem in einem Speicherzyklus belegten Speicher die Informationsübertragung zu den Ausgangspuffern asynchron zu einem Schreibzyklus erfolgt. Die Wartesteuerung 37 verzögert den Schreibbefehl solange, bis

so der Speicher die Auslesung abgeschlossen hat und für einen Schreibvorgang zur Verfügung steht Da die Speicherzykluszeit kleiner als die Hälfte der Periode entweder der Eingangs- oder Ausgangsauswahl ist vermag der Speicher im Bedarfsfall immer sowohl eine Auslesung als auch eine Einschreibung in einer Eingangsauswahl- oder Ausgangsauswahlperiode durchzuführen. Aufgrund dieser Wartetechnik ist die Zykluszeit des Speichers einschließlich des nötigen Aufbaus der Adressen kleiner als die Hälfte der Periode der Eingangsauswahl oder Ausgangsauswahl unabhängig davon, welcher Asynchronzustand am schnellsten ist Es ist daher unmöglich, daß eine gegenseitige Beeinflussung auftreten kann. Der gesamte Bildspeicher arbeitet hinsichtlich der Eingangs- und Ausgangs-Digitalvideowörter asynchron, obwoh! diese intern jeder Karte kontinuierlich angeboten werden, weil der vorgenannte Wartemechanismus auftritt Diese Bedingungen sind selbst erfüllt wenn ein Eingang sich in bezug auf den Ausgang bzw.

ein Auigang sich in bezug auf einen Eingang sehr langsam ändert oder wenn sowohl Eingang und Ausgang bei maximaler Geschwindigkeit synchron arbeiten.

Eine Ausführungsform der Wartesteuerung 37 gemäß F i g. 5 ist in F i g. 7 dargestellt Ein mit dem Zeittaklgeber 38 gekoppelter Eingang 125 der Schaltungsanordnung nach F i g. 7 wird anhand von F i g. 5 näher erläutert. Der Schreibbefehlseingang 50 ist mit einem Eingang eines NAND-Gatters 101 direkt und über einen Inverter 100 mit zugehörigem Kondensator Ct mit einem weiteren Eingang des Gatters 101 verbunden. Der Datenhalteeingang 51 ist mit dem anderen Eingang des Gatters 101 und über einen Widerstand R 3 mit einer Spannung von + 5 V verbunden. Der Ausgang des Gatters 101 ist mi; einem Takteingang eines D-Flip-Flops 102 sowie mit einem Eingang eines weiteren NAND-Gatters 104 verbunden.

Ein zweiter Eingang des Gatters 104 ist über einen Widerstand R 2 mit Erde verbunden. Ein dritter Eingang nimmt direkt die Lesebefehle auf. Ein weiterer Eingang empfängt die Lesebefehle über drei in Serie geschaltete Inverter 106,107 und 108. Zwischen Erde und den Ausgang des Inverters 107 ist ein Kondensator CI geschaltet. Das Ausgangssignal des NAND-Gatters 104 wird durch einen Takteingang eines D-Flip-Flops 109 aufgenommen. Hinsichtlich der Lese/Schreib-Leitung 56 ist die Leseleitung (für Lesen auf hohem Pegel mit einem Eingang eines NAND-Gatters 115 gekoppelt Die Schreibleitung (für Schreiben auf hohem Pegel) ist mit einem weiteren Eingang des Ga tiers 115 und einem Eingang eines weiteren NAND-Gatters 117 gekoppelt (Schreiben ist invers zum Lesen). Ein weiterer Eingang des Gatters 117 nimmt ein Vorausschau-Adressenänderungssignal von einem Eingang 125 auf. Der Ausgang des Gatters 117 ist mit einem Eingang eines UND-Gatters 118 verbunden. Ein weiterer Eingang des Gatters 118 nimmt Löschschreibsignale vom Eingang 54 auf. Der Ausgang des Gatters 115 ist mit einem Eingang eines UND-Gatters 116 gekoppelt Ein weiterer Eingang des Gatters 116 ist mit dem Löschleseeingang 53 verbunden. Die Leitungen 53 und 54 sind übe- "iderstände R4, RS mit +5 V verbunden. Ein Lösv.. ...igang des Flip-Flops 102 ist mit einem Löscheingang eines weiteren Flip-Flops 112 verbunden, wobei diese beiden Eingänge das Ausgangssignal des UND-Gatters 118 aufnehmen.

Ein Löscheingang des Flip-Flops 109 ist mit dem Löscheingang des Flip-Flops 102 verbunden, wobei diese beiden Eingänge das Ausgangssignal des UND-Gatters 116 aufnehmen.

Ein Ausgang Q des Flip-Flops 102 ist mit einem Eingang eines UND-Gatters 111 gekoppelt, dessen anderer Eingang mit einem Ausgang Q eines Flip-Flops 121 gekoppelt ist Das Ausgangssignal des Gatters 111 wird von einem Takteingang des Flip-Flops 112 aufgenommen.

Ein Ausgang <?des Flip-Flops 112 ist mit einem Eingang eines UND-Gatters 120 verbunden, dessen anderer Eingang mit einem Ausgang Q des Flip-Flons 109 verbunden ist

Die Vorsetz-Eingänge sowie die D-Eingänge der Flip-Flops 102,109,112,121 liegen an +5 V.

Der Schreibbefehlsausgang 57 liegt am Ausgang Q des Flip-Flops 112. Der Lesebefehlsausgang 55 Hegt am Ausgang Q des Flip-Flops 121.

Die inverter ϊΟΟ, 106, IG/ und lös können durch einen Hex-Inverter des Typs 7404 gebildet werden. Die Flip-Flops 102,109,112,121 können durch 2 Zweifach-D-Schaltkreise 74S74 gebildet werden. Als NAND-Gatter 115, 117 können integrierte Schaltkreise des Typs 74SO0 und als NAND-Gatter 101, 104 integrierte Schaltkreise des Typs 74S140 verwendet werden. Die UND-Gatter 111, 116, 118 und 120 können integrierte Schaltkreise des Typs 74S08 sein.

Schreibbefehle treten daher am Eingang 50 in die Wartesteuerung nach F i g. 7 ein und werden aufgrund der Verzögerung über den Inverter 100 und das Gatter

ίο 101 in einen kurzen Impuls der Breite / überführt Der Ausgang des Gatters 101 wirkt als Impulsgenerator zum Setzen des D-Flip-Flops 102, wobei das Signal am Ausgang Q im Ruhezustand über das offen Gatter 111 läuft und den Puffer 112 setzt. Aufgrund dieses Setzens des Puffers 112 wird das UND-Gatter 120 geschlossen. Nunmehr kann ein am Eingang 52 über den durch die Elemente 106, 107, 108 und 104 eingegebener Impuls (mit der Breite 3f aufgrund der Verzögerung über die Glieder 106,107 und 108) das Flip-Flop 109 setzen, dessen Ausgangssignal jedoch durch das geschlossene UND-Gatter 120 gesperrt wird. Die Puffer 102 und 109 speichern daner einen Schreib- oder Lesebefehl. Die Flip-Flops 112 und 121 zeigen an, welcher spezielle Befehl in einem gegebenen Moment durch den Speicher verarbeitet wird. Die gleichzeitig gesetzten Flip-Flops 112 und 121 stellen einen nicht erlaubten Zustand dar, der durch die Wartefunktion vermieden wird. Der notwendige Schutz erfolgt über die UND-Gatter 111 und 120, wobei jedoch die Ausbreitungsverzögerung zwisehen einem den Impulsgenerator 101 oder 104 verlassenden Impuls und der Zeit, bevor das Gatter 120 oder 111 gesperrt wird, zu lang ist, um gegen die gleichzeitige Ankunft von Lese- und Schreibbefehlen zu schützen. Der notwendige weitere Schutz wir durch das zusätzliehe, vom Ausgang des Gatters 101 kommende Signal für das Gatter 104 gewährleistet

Das Diagramm nach F i g. 8 zeigt einen »Übergang« von Lese-zu-Schreibbefehien. Das obere Signal jedes Paars ist das Ausgangssignal des Gatters 101, während das untere Signal das Ausgangssignal des Gatters 104 ist Der über das Gatter 101 empfangene, durch einen schmalen Impuls gebildete Schreibbefehl bleibt fest, während der über das Gatter 104 laufende Lesebefehl langsam zurückgeführt wird.

Ein erstes Signalpaar 8,? und Sb zeigt eine konventionelle Situation, in der keine Wechselwirkung und keine ausreichend große Zeit für die normale Sperrung der UND-Gatter 111 und 120 vorhanden ist, um den Speicher gegen den unerlaubten Zustand zu schützen. Das

so gleiche gilt für das nächste Signalpaar 8c und Sd. Das dritte Signalpaar 8e und Sf zeigt jedoch, daß der Leseimpuls 8/ geringfügig verkürzt ist, was sich aus der Wirkung der Leitungsverbindung des Gatters 101 mit dem Eingang des Gatters 104 ergibt Es ist jedoch noch eine zu große Trennung zwischen den beiden positiven Flanken vorhanden, wobei es sich um diejenigen handelt die durch die Puffer 102 und 109 gesetzt werden. Aus einem vierten Signalpaar Sg und 8/> ist ersichtlich, daß der Leseimpuls nun zu zwei Impulsen verzerrt ist, von denen der zweite zu nah an der positiven Flanke des Schreibimpulses liegt, so daß eine nachteilige Wechselwirkung auftreten kann. Das D-Flip-Flop 109 ist jedoch durch die erste positive, vom Gatter 104 kommende Flanke gesetzt, so daß sich aufgrund der Länge des Impulses vom Gatter 101 nunmehr eine ausreichend große Trennung von der Schreibbefehisfianke ergibt Das gleiche gilt für ein fünftes Paar 8/ und Sj. Ein sechstes Paar Sk und 8/ zeigt den endgültigen Zustand, bei dem das

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Lesen ebenfalls vollständig vom Schreiben getrennt ist Signal, das über die mit den Abgriffen der Verzöge- Nach der Erläuterung des Sachverhaltes, daß die Flip- rungsleitungen verbundenen EXKLUSIV-ODER-Gat- Flops 112 und 121 gegen ein gleichzeitiges Setzen unab- ter zu erzeugen ist, das im Gatter 147 erzeugte Spei-

hängig vom Zeitpunkt der Ankunft von Lese- und cherbelegtsignsL Dieses Signal kehrt über den Inverter

Schreibbefehlen geschützt sind, kann die Funktion des 5 149 zur Sperrung der Gatter 131 und 133 zurück, so daß

die Speichersequeuz steuernden Zeittaktgebers 38 nach ein Empfang eines weiteren Befehls durch die Verzöge-

F i g. 5 beschrieben werden. rungsleitung ignoriert wird. Das Gatter 144 erzeugt den

Eine Ausführungsform für den Zeittaktgeber 38 ist in Zeilenadreß-Abtastimpuls. Das Gatter 145 steuert den F i g. 9 dargestellt Der Schreibbefehlseingang 57 ist mit die Adressen für Zeile und Spalte ändernden Multipleeinem Eingang eines NAND-Gatters 131 gekoppelt, io xer. Das Gatter 143 erzeugt den Spaltenadreß-Abtastdessen Ausgang mit weiteren NAND-Gattern 132 und impuls. Das durch das Gatter 152 gesteuerte Gatter 142 ; 134 gekoppelt ist Das Ausgangssignal des Gatters 132 erzeugt den Ausgangspuffer-Abtastimpuls für die Speiwird durch einen Takteingang eines D-Puffers 130 auf- cherkarten, wodurch sichergestellt wird, daß Daten im genommen. Ausgangssignale an Ausgänge; i Q und Q richtigen Moment in die Ausgangspuffer übertragen j des Puffers werden auf die Lese/Schreib-Leitung 56 ge- is werden. Das Gatter 146 erzeugt das Vorausschau- j geben. Ein Vorsetzeingang sowie ein Eingang D des Adressenänderungssignal, während das Gatter 148 über Puffers 130 sind über einen Widerstand Λ 10 an eine den Inverter 150 das Löschschreibsignal erzeugt Spannung von +5 V gelegt Der Lesebefehlseingang 55 Die Steuerung der Verzögerungsleitungen durch die ist mit einem Eingang eines NAND-Gatters 133 verbun- Gatter 131 und 132 ist die gleiche für den Schreibzyklus den, dessen anderer Eingang an den zweiten Eingang 20 mit der Ausnahme, daß der Puffer 130, dessen Funktion des Gatters 131 gekoppelt ist Der Ausgang des Gatters im folgenden beschrieben wird, während der Lesezyklus 133 ist mit dem zweiten Eingang des Gatters 134 ver- nicht ausgenutzt wird.

bunden, dessen Ausgang an einen Takteingang eines Hinsichtlich des Betriebs für einen Schreibzyklus

Puffers 135 angekoppelt ist Ein Löscheingang sowie ein wurde bereits ausgeführt, wie der Schreibbefehl die Vorsetzeingang des Puffers 135 sind über einen Wider- 25 Gatter 131 und 133 in die Verzögerungsleitung verläuft

stand Λ 11 an eine Spannung von +5 V gelegt Ein Aus- Gleichzeitig setzt das Ausgangssignal des Gatters 131

gang Q ist mit einem NAND-Gatter 136 verbunden, das D-Flip-Flop 130 über das Gatter 132. Dieses gesetz-

während ein Ausgang Q und ein Eingang D zusammen- te Flip-Flop legt einen stattfindenden Schreibzyklus fest

geschaltet sind. Der Ausgang des Gatters 136 ist mit und wird durch da& vom Gatter 148 kommende Lösch-

einer Verzögerungsleitung 137 verbunden, die über 30 schreibsignal gelöscht Dieses zusätzliche Flip-Flop 130

Gatter 139 und 140 mit zugehörigem Widerstand R Yl ist erforderlich, da der (vom Puffer 112 nach Fig.7

in Serie zu einer weiteren Verzögerungsleitung 138 ge- empfangene) Schreibbefehl vor dem Ende eines

schaltet ist. Der Ausgang der Verzögerungsleitung 138 Sshreibzyklus aufgrund der Vorausschau-Adressenän-

liegt über einen Widerstand R 13 an Erde. Bestimmte derungsfunktion über die Gatter 117, 118 nach Fig.7

Abgriffe von Abgriffen 0 bis 9 und 10 bis 20 der Verzö- 35 gelöscht werden kann. Eine Vorausschau-Adressenän-

gerungsleitung 137,138 liegen an EXKLUSIV-ÖDER- derung ist möglich, da die Speicherschaltkreise mit

Gattern 142 bis 148, wobei die entsprechenden Abgriffe wahlfreiem Zugriff die Adresseneingänge im Zyklus

in der Figur zahlenmäßig gekennzeichnet sind. Ein Aus- teilweise sperren, so daß diese Zeit ausgenutzt werden

gang eines Gatters 142 ist mit einem Eingang eines kann, um die nächste Adresse zu setzen, während darauf

NAND-Gatters 152 verbunden, dessen zweiter Eingang 40 gewartet wird, daß das Speicherbelegtsignal verschwin-

mit dem Ausgang Q des Puffers 130 verbunden ist Der det Auf diese Weise sind höhere Durchsatzfolgefre-

Ausgang des Gatters 152 liegt am Anschluß 71. Ein Gat- quenzen möglich, da die Zykluszeit des gesamten Spei-

ter 143 liegt über einen Inverter 153 an einem NAND- chers auf die Basiszeit des Speichers mit wahlfreiem

Gatter 154, dessen Ausgang an den Anschluß 67 ange- Zugriff selbst reduziert wird. Das Setzen von Adressen

koppelt ist. Der Ausgang eines Gatters 144 liegt am 45 braucht dabei nicht in Rechnung gestellt werden, da dies

Anschluß 72. Der Ausgang eines Gatters 146 ist mit dem durch den Vorausschau-Adreßmechanismus erfolgt. Vorausschau-Adressenänderungseingang 125 verbun- Der Vorausschau-Adreßmechanismus wird durch einen

den. Ein Ausgang eines Gatters 147 ist über einen Inver- am Eingang 125 ankommenden Impuls ausgelöst (siehe

ter 149 an die Gatter 133 und 131 angekoppelt, um ein Fig. 7), der über das Gatter 117 oder das Gatter 115

Speicherbelegtsignal zu erzeugen. Ein Gatter 148 ist 50 läuft, was davon abhängt, ob ein Lese- oder ein Schreib-

über einen Inverter 150 mit dem Löscheingang des Gat- zyklus stattfindet Ist der Zyklus beispielsweise ein

ters 130 verbunden. Schreibzyklus mit einem Lese-Wartesignal am Gatter

Die Puffer nach F i g. 9 können hinsichtlich ihres Typs 120, so läuft das Vorauschau Adressenänderungssignal

denjenigen der Puffer nach F i g. 7 entsprechen, was aufgrund des Eingangssignals auf der Leitung 56 durch

auch for die NAND-Gatter und die Inverter gilt. Die 55 das Gatter 117, wobei das Gatter 118 offen ist und damit

EXKLUSIV-ODER-Gatter 142 bis 148 können durch der Puffer 112 gelöscht wird. Schaltkreise des Typs 74LS86 gebildet werden, während Die Lese/Schreib-Leitung 56 selbst wird durch die

die Verzögerungsleitungen durch Elemente des Typs Zustände der Flip-Flops 112, 121 gesteuert Das Lö-

270T250 gebildet werden können. sehen des Puffers 112 öffnet automatisch das Gatter 120.

Es sei angenommen, daß am Eingang 57 ein Lesebe- 60 welches den Puffer 121 setzt, wobei diese Zustandsänfehl empfangen wird. Das Gatter 13t ist offen, so daß derung ausgenützt werden kann, um am Ausgang 73 über das Gatter 134 ein Impuls zur Taktung des D-Puf- eine Adressenänderung von Schreiben auf Lesen zu reafers 135 läuft. Dieser Puffer 135 ist als einfacher Zähler lisieren. Ersichtlich erfolgt die Vorausschau-Adressenfür ein Bit ausgeführt, so daß sich der Zustand des Si- änderung, weil die Gatter 131 und 133 nach Fig.9 signals an seinem Ausgang Q ändert und über das Gatter 65 cherstellen, daß eine Änderung auf der Lese/Schreib-136 eine Flanke durch die Verzögerungsleitungen 137, Leitung erfolgt, aber eine Flanke nicht über die Verzö-138 (über die Gatter 139, 140) läuft Wenn die Flanke gerungsleitung läuft, bis dies durch ein die Gatter 131 durch die Verzögerungsleitungen läuft, so ist das erste und 133 öffnendes Speicherbelegtsignal ermöglicht

15 16

wird, selbst wenn die Puffer 112 und 121 nach Fig.7 durch das Vorausschau-Adressenänderungssignal gelöscht sind und das andere entsprechende Gatter 121 oder 112 dann gesetzt wird.

Die Gatter 118 und 116 nach F i g. 7 sind erforderlich, da die Schaltungsanordnung nicht selbst anläuft Wenn dies mit einem gleichzeitigen Setzen der Puffer 112 und 121 der Fall ist, wird die gesamte Schaltungsanordnung gesperrt. Dieser Zustand wird dadurch verhindert, daß ein von Zeit zu Zeit auftretender Rücksetzimpuls Ober die Gatter 118 und 116 auftritt, wobei die Rücksetzungen lediglich auftreten, wenn die Schreib- oder Lesefunktion des Speichers nicht ausgenutzt wird.

Die über die Verzögerungsleitungen 137 und 138 erzeugte Sequenz von Signalen ist in Fi g. 10 dargestellt, in der Zahlen 0 bis 20 den Abgriffen der Verzögerungsleitungen entsprechen.

Der Eingangsmultiplexer 35 ist in an sich bekannter Weise aufgebaut und kann durch zwei Decoder-Schaltkreise des Typs 74S138 gebildet werden. Der Ausgangsmultiplexer 39 kann entsprechend aufgebaut scsn. Der Zeilenadreßabtast-Multiplexer 36 kann durch einen Decoder-Schaltkreis des Typs 74Sl 38 gebildet werden.

Der erfindungsgemäße Speicher sowie seine Steuerung ermöglichen einen vollständig asynchronen Betrieb. Das bedeutet, daß die Eingangs- und Ausgangs-Videofrequenzen vollständig unterschiedlich sein können und in der Phase oder der Frequenz nicht aufeinander bezogen zu sein brauchen. Tatsächlich kann Information etwa mit einem Bildpunkt pro Stunde eingegeben werden, wobei am Ausgang dennoch eine Fernseh-Bildfolgeanzeige mit 15 MHz auftritt

Anstelle einer Ausgestaltung für einen Vollbildspeicher kann die Speicherkapazität auch für eine Halbbild-Speicherung oder für eine Speicherung mit kleinerer Kapazität abgeändert werden-

In Fig.5 sind 4 Spalten von Schaltkreisen 10 dargestellt. Diese Zahl kann auch (beispielsweise auf 7 Spalten) abgeändert werden, wobei der Adreßmultiplexer 36 zur Erzeugung der richtigen Anzahl von Adreßabtastsignalen zu modifizieren ist

Der vorstehend beschriebene Speicher kann beispielsweise in einem in der britischen Patentanmeldung Nr. 6 588/76 beschriebenen Video-Synchronisiergerät und in einem in der britischen Patentanmeldung Nr. « 3 731/76 beschriebenen Videoverarbeitungssystem verwendet werden.

Hierzu 9 Blatt Zeichnungen

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Claims

Patentansprüche:

1. Videodatenspeicher mit wenigstens einer eine Vielzahl von in Zeilen und Spalten angeordneten Speicherelementen (10) enthaltenden Speichennatrix (32) sowie mit einem Eingangs- und einem Ausgangs-Datenpuffer (31, 33), gekennzeichnet durch

eine Speicher-Schreib- und Lesebefehle aufnehmende und diese bei einem ablaufenden Speicherzyklus zeitweise haltende Wartesteuerung (37),
einen von der Wartesteuerung (37) erzeugte Speicher-Schreib- und Lesebefehle aufnehmenden Zeittaktgeber (38) zur Erzeugung von Speicher-Zeittaktsignalen, weiche Zeilenadreß- und Spaltenadreß-Abtastsignale für die Speichermatrix (32) enthalten,

und einen Zeilenadreßmultiplexer (36), der unier Steuerung dusch den Zeilenadreßimpuls vom Zeittaktgeber (3o) Zeiienadreßiiripuise erzeugt, deren Anzahl von der Zeilenzahl in der Speichermatrix (32) abhängt

2. Videodatenspeicher nach Anspruch 1 mit einer Vielzahl von Speichermatrizen, gekennzeichnet durch

einen mit einem Ausgang an Eingangs-Datenpuffer der Speichermatrizen angekoppelten Eingangsmultiplexer(35) zur Freigabe entsprechender Puffer,
einen mit einem Ausgang am Ausgangs-Datenpuffer der Speichern., trizen angekoppelten Ausgangsmultiplexer(39) zur Freigabe entsprechender Puffer,
und einen Datengültigkeitsdetektor (34) für jede Speichermatrix, der lediglich dann den Beginn eines Speicherzyklus ermöglicht, wenn ein Wirksamschaltsjgna! für den Eingangs-Datenpuffer der betreffende Speichermatrix festgestellt wird.

3. Videodatenspeicher nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß die Wartesteuerung (37) folgende Komponenten aufweist: einen ersten und zweiten die Schreib- bzw. Lesebefehle aufnehmenden und speichernden Puffer -_t102, 109),

einen dritten an den ersten Puffer (102) angekoppelten Puffer (112) zur Erzeugung eines Schreibbefehl-Ausgangssignals bei Feststellung eines Lesebefehls im ersten Puffer (102),

einen vierten an den zweiten Puffer (109) angekoppelten Puffer (121) zur Erzeugung eines Lesebefehl-Ausgangsignals bei Erfassung eines Lesebefehls im zweiten Puffer (109),

und ein erstes zwischen den ersten und dritten Puffer (102, 112) gekoppeltes Gatter (111) sowie ein zweites zwischen dem zweiten und dem vierten Puffer (109, 121) gekoppeltes Gatter (120) zur Verhinderung eines gleichzeitigen Setzens des dritten und vierten Puffers (112,121).

4. Videodatenspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das erste Gatter (111) durch ein mit einem ersten Eingang an den Ausgang des ersten Puffers (102) angekoppeltes und mit einem zweiten Eingang das Ausgangssignal des vierten Puffers (121) aufnehmendes UND-Gatter und das zweite Gatter (120) durch ein mit einem ersten Eingang an den Ausgang des zweiten Puffers (109) und mit einem zweiten Eingang das Ausgangssignal des dritten Puffers (112) aufnehmendes UND-Gatter gebildet ist.

5. Videodatenspeicher nach einem der Ansprüche I bis 4, dadurch gekennzeichnet, da2 die Wartesteuerung (37) eine Schutzschaltung (101, 104) enthält, die durch einen ersten Impulsgenerator (101) und einem zweiten Impulsgenerator (104) gebildet ist, wobei der erste Impulsgenerator (101) an den Eingang des ersten Puffers (102) angekoppelt ist, um bei der Aufnahme eines Schreibbefehls einen schmalen Impuls zu erzeugen, und der zweite Impulsgenerator (104) an den zweiten Puffer (109) und den ersten Impulsgenerator (101) angekoppelt ist. um im nicht durch das Ausgangssignal des ersten Impulsgenerators (101) gesperrten Zustand einen Impuls mit der dreifachen Breite in bezug auf den durch den ersten Impulsgenerator (101) erzeugten Impuls zu erzeugen.

6. Videodatenspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der erste Impulsgenerator ein NAND-Gatter (104) enthält, das mit einem ersten Eingang an den Ausgang eines inverters (100) und mit einem zweiten Eingang an den Eingang des Inverters (100) angekoppelt ist, um einen Impuls mit einer von der Verzögerung durch den Inverter (100) abhängigen Breite zu erzeugen, und daß der zweite Impulsgenerator ein NAND-Gatter (104) enthält, das mit einem ersten Eingang an den Ausgang des ersten Impulsgenerators (101). einem zweiten Eingang an den Ausgang dreier in Serie geschalteter Inverter (106, 107, 108) und mit einem dritten Eingang an den Eingang der in Serie geschalteten Inverter (106,107,108) angekoppelt ist, um im nicht durch das Ausgangssignal des ersten Impulsgenerators gesperrten Zustand einen von der Verzögerung durch die drei Inverter (106, 107,108) abhängigen Impuls zu erzeugen.

7. Videodatensneicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das NAND-Gatter (101) des ersten Impulsgenerators einen dritten Eingang (51) zur Sperrung der *-»pulserzeugung zwecks Vermeidung weiteren Einschreibens in den Speicher aufweist

8. Videodatenspeicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Zeittaktgeber (38) eine mit Abgriffen versehene Verzögerungsleitung (137, 138), an die zur Erzeugung von Speicher-Zeittaktsignalen eine Vielzahl von Gattern (142 bis 148) angekoppelt ist, sowie eine Schreibund Lesebefehle von der Wartesteuerung (37) aufnehmende Eingangsgatterschaltung (131, 133, 134, 147, 149) aufweist, daß ein Ausgang der Eingangsgatterschaltung (131, 133, 134, 147, 149) über einen ^Duffer (135) an die Verzögerungsleitung (137, 138) angekoppelt ist, daß die Eingangsgatterschaltung (131, 133, 134, 147, 149) einen das Belegtsein des Speichers feststellenden Detektor (147, 149) aufweist und daß der Zeittaktgeber (38) einen Ausgangspuffer (130) zur Erzeugung eines Signals enthält, das davon abhängig ist, ob ein Lese- oder Schreibzyklus auftritt.

9. Videodatenspeicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Eingangsgatterschaltung (131, 133, 134, 147, 149) ein erstes und zweites NAND-Gatter (131, 133) mit jeweils einem an einen Inverter (149) angekoppelten Eingang sowie ein über die Verzögerungsleitung (137, 138) geschaltetes EXKLUSIV-ODER-Gatter (147) enthält, wobei der Inverter (149) und das EXKLUSIV-ODER-Gatter (147) den Belegtdeiekior bilden

und ein zweiter Eingang des ersten und zweiten NAND-Gatters (131, 133) an einen Schreibbefehlbzw, einen Lesebefehl-Eingang (57,55) angekoppelt ist, sowie ein drittes mit seinen Eingängen an den Ausgang des ersten und zweiten NAND-Gatters (131,133) und über den Puffer (135) an die Verzögerungsleitung (137,138) angekoppeltes NAND-Gatter (134) enthält.

10. Videodatenspeicher nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Datengültigkeitsdetektor (34) eine Eingangsgatterschaltung (84,85) zur Aufnahme von die Eingangs-Datenpuffer (31) der Speichermatrix (32) steuernden Eingangs-Freigabe- und Äuswahlsignalen, Puffer (87, 88) zum Halten der durch die Eingangsgatterschaltung (84, 85) erfaßten Eingangsfreigabe- und Auswahlsignale sowie eine an den Pufferausgang sowie einen Schreibeingang (46) angekoppelte Ausgangsgatterschaltung (90, 91, 92) aufweist, wobei ein Schreibsignal lediglich bei Erfassung eines Eingangs-Frsigabesignal für die Spdcheraiatrix (32) durchgelassen wird.

11. Videodatenspeicher nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Zellen der Speichermatrix (32) jeweils acht Speicherelemente aufweisen, die ein Videodatenbit für jeden internen Adreßplatz aufzunehmen vermögen.

12. Videodatenspeicher nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Speichermatrizen eine zur Videobildspeicherung ausreichende Speicherkapazität enthalten.