KR950013062B1 - 메모리 액세스시 지연 보상회로 - Google Patents

메모리 액세스시 지연 보상회로 Download PDF

Info

Publication number
KR950013062B1
KR950013062B1 KR1019920023603A KR920023603A KR950013062B1 KR 950013062 B1 KR950013062 B1 KR 950013062B1 KR 1019920023603 A KR1019920023603 A KR 1019920023603A KR 920023603 A KR920023603 A KR 920023603A KR 950013062 B1 KR950013062 B1 KR 950013062B1
Authority
KR
South Korea
Prior art keywords
signal
delay
unit
address
output
Prior art date
Application number
KR1019920023603A
Other languages
English (en)
Other versions
KR940017834A (ko
Inventor
송기환
Original Assignee
엘지전자주식회사
구자홍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자주식회사, 구자홍 filed Critical 엘지전자주식회사
Priority to KR1019920023603A priority Critical patent/KR950013062B1/ko
Priority to GB9311138A priority patent/GB2267590B/en
Priority to DE4317937A priority patent/DE4317937C2/de
Publication of KR940017834A publication Critical patent/KR940017834A/ko
Priority to US08/366,402 priority patent/US5564039A/en
Application granted granted Critical
Publication of KR950013062B1 publication Critical patent/KR950013062B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/91—Television signal processing therefor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/38—Starting, stopping or resetting the counter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/05—Synchronising circuits with arrangements for extending range of synchronisation, e.g. by using switching between several time constants

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Television Signal Processing For Recording (AREA)

Abstract

내용 없음.

Description

메모리 액세스시 지연 보상회로
제 1 도는 본 발명의 지연 보상회로의 전체구성을 보인 블록도.
제 2 도는 본 발명의 지연 보상회로의 지연량 검출부 및 동작표시부의 상세도.
제 3 도는 본 발명의 지연 보상회로의 지연제어부의 상세도.
제 4 도는 본 발명의 지연 보상회로의 어드레스 카운트부의 상세도.
* 도면의 주요부분에 대한 부호의 설명
1 : 지연량 검출부 2 : 지연제어부
3 : 동작표시부 4 : 어드레스 카운터부
5 : 프레임 메모리부 11 : 익스클루시브 오아게이트
12,21 : 레벨변화 검출부 13 : 지연량 카운트부
22 : 다운 카운트부 23 : 제어신호 출력부
31 : 동기위치 검출부 32 : 제어신호 카운트부
33 : 동기비교부 34 : 표시부
41 : 어드레스 발생부 42 : 어드레스 출력부
43 : 앤드게이트 44 : 카운트 제어부
SCLK : 시스템 클럭신호 FSYNC : 데이타 액세스 스타트 동기신호
FSYNCW : 기록데이타 입력동기신호
본 발명은 HDTV(High Definition TV)등의 기기에서 영상의 움직임을 보상하기 위하여 사용하는 두개 이상의 프레임(frame) 메모리를 액세스(access)할 경우에 실제로 유효한 데이타를 번지지정(addressing)하기 위하여 각기 상이한 지연 시간차를 보상하는 메모리 액세스시 지연 보상회로에 관한 것으로, 특히 지연량을 자동으로 검출하여 보상하고, 지연량이 다시 가변될 경우에 이를 추적 및 검출하여 보상하며, 표시하는 메모리 액세스시 지연 보상회로에 관한 것이다.
일반적으로 영상 움직임을 보상할 경우에 2개의 프레임 메모리를 사용하고 있으며, 엔코더부가 움직임을 판단하여 출력하는 움직임 벡터(motion vector)값을 고려한 영상데이타를 하나의 프레임 메모리에서 판독하고, 이를 역변환(inverse transform)된 영상신호의 데이타와 가산한후 다른 프레임 메모리에 기록하여 이루어지는 것으로서 이러한 데이타의 판독 및 기록동작을 영상신호의 매 프레임마다 교대로 수행하고 있다.
여기서 데이타의 판독 및 기록동작은 시간차 즉, 데이타의 판독시간보다 데이타의 기록시간이 일정시간만큼 지연되는 것으로서 지연량을 정확히 조절해야 한다.
지연시간을 조절하기 위하여 본 출원인이 선출원한 1992년 특허출원 제 92-9270호(명칭 ; 영상 움직임 보상용 어드레스 신호 지연 발생회로)에서는 입력데이타를 시스템 클럭신호에 동기로 다운 카운트하고, 다운카운트한 값이 0로 되는 순간부터 어드레수 신호를 발생시켜 원하는 지연량만큼 어드레스 신호를 정확히 지연시키고, 지연량을 간단히 조절할 수 있도록 하고 있다.
그러나 상기한 종래의 기술은 지연량을 수동으로 조절하는 것으로서 지연량을 조절할 경우에 사용자가 일일이 입력데이타를 변화시켜 맞추어야 됨은 물론 지연량이 변화될 경우마다 입력 데이타를 다시 입력시켜야 되어 사용자에게 많은 번거로움을 주었고, 또한 지연량이 정확히 조절되었는지를 판별할 수 없음은 물론 기기의 동작시 지연량이 변화되어도 이를 판별할 수 없는 등의 여러가지의 문제점이 있었다.
본 발명은 상기와 같은 종래의 제반 문제점들을 해결하기 위하여 창안한 것으로서, 데이타 액세스 스타트 동기신호 및 기록데이타 입력동기신호와 시스템 클럭신호를 이용하여 지연량을 검출하고, 검출한 지연량을 판단하여 어드레스 신호의 출력을 지연시키는 지연 제어신호를 발생시키며, 발생시킨 지연 제어신호에 따라어드레스 신호를 지연 출력함과 아울러 지연량의 보상동작을 표시하여 사용자에게 알림으로써 사용자가 일일이 입력데이타를 변화 입력시켜야 되는 번거로움을 제거하고, 지연량을 정확히 보상할 수 있도록 하는 지연 보상회로를 제공하는데 그 목적이 있는 것으로 이를 첨부된 도면을 참조하여 상세히 설명한다.
제 1 도는 본 발명의 지연 보상회로의 전체구성을 보인 블록도로서 이에 도시된 바와같이, 프레임 주기마다 데이타 액세스 스타트 동기신호(FSYNC) 및 기록데이타 입력동기신호(FSYNCW)를 비교하여 지연량을 반복적으로 검출하는 지연량 검출부(1)와, 상기 지연량 검출부(1)의 출력신호로 지연량을 판단하여 어드레스 신호의 출력을 지연시키게 제어신호를 출력하는 지연제어부(2)와, 상기 기록데이타 입력동기신호(FSYNCW) 및 지연제어부(2)의 출력신호에 따라 지연량의 보상동작을 표시하는 동작표시부(3)와, 상기 지연제어부(2)의 출력신호에 따라 지연되면서 어드레스를 카운트하여 출력하는 어드레스 카운트부(4)로 구성하였으며, 상기 미설명된 도면부호 5는 프레임 메모리이다.
이와같이 구성된 본 발명의 지연 보상회로는 매 프레임 주기마다 입력되는 데이타 액세스 스타트 동기신호(FSYNC) 및 기록데이타 입력동기신호(FSYNCW)를 지연량 검출부(1)가 비교하여 두(FSYNC)(FSYNCW)의 지연차를 반복적으로 검출하고, 검출한 지연차의 시간동안 시스템 클럭신호를 카운트하여 출력하게 된다.
그러면, 지연제어부(2)는 지연량 검출부(1)의 출력신호로 지연량을 판단하고, 판단한 지연량에 따라 메모리의 어드레싱을 지연시키는 제어신호를 발생하여 출력하게 된다.
이와같이 지연제어부(2)가 지연량에 따라 출력하는 제어신호와 기록데이타 입력동기신호(FSYNCW)로 동작표시부(3)는 현재 지연량을 보상하여 동기를 일치시키는 동작을 수행하는지 또는 지연량을 보상하여 동기가 정확히 일치되었는지를 표시하고, 어드레스 카운트부(4)는 지연제어부(3)의 출력신호에 따라 어드레스를 지연 카운트하면서 출력하여 지연량을 보상 및 동기를 일치시킴으로서, 지연량만큼 보상 변환된 어드레스 데이타에 의해 프레임 메모리(5)가 액세스된다.
한편 제 2 도는 지연량 검출부(1) 및 동작표시부(3)의 상세도로서 이에 도시된 바와같이, 지연량 검출부(1)는, 데이타 액세스 스타트 동기신호(FSYNC) 및 기록데이타 입력동기신호(FSYNCW)를 배타적 논리합하여 지연차를 검출하여 익스클루시브 오아게이트(11)와, 데이타 액세스 스타트 동기신호(FSYNC)의 레벨변화를 검출하는 D형 플립플롭(121,122) 및 익스클루시브 노아게이트(123)로 된 레벨변화 검출부(12)와, 상기 레벨변화 검출부(12)의 출력신호에 따라 입력신호를 로드하고 상기 익스클루시브 오아게이트(11)의 출력신호에 따라 인에이블되면서 시스템 클럭신호(SCLK)를 카운트하여 지연량 검출신호로 출력하는 카운터(131,132)로 된 지연량 카운트부(13)로 구성하였다.
동작표시부(3)는, 기록데이타 입력동기신호(FSYNCW)의 동기위치를 검출하는 플립플롭(311) 및 익스클루시브 노아게이트(312)로 된 동기위치 검출부(31)와, 지연제어부(2)의 출력신호를 카운트하는 플립플롭(321-324)으로 된 제어신호 카운트부(32)와, 상기 동기위치 검출부(31) 및 제어신호 카운트부(32)의 출력신호로 지연보상된 동기신호의 동기를 비교하는 플립플롭(331,332) 및 익스클루시브 오아게이트(332)로 된 동기비교부(33)와, 상기 동기비교부(33)의 출력 신호로 동기상태를 표시하는 발광다이오드(341,342)로 된 표시부(34)로 구성하였다.
제 3 도는 지연제어부(2)의 상세도로서 이에 도시된 바와같이, 데이타 액세스 스타트 동기신호(FSYNC)의 레벨변화를 검출하는 플립플롭(211) 및 익스클루시브 노아게이트(212)로 된 레벨변화 검출부(21)와, 상기 레벨변화 검출부(21)의 출력신호에 따라 지연량 검출부(1)의 출력신호를 로드하여 다운 카운트하는 카운터(221,222)로 된 다운 카운트부(22)와, 상기 다운 카운트부(22)의 출력신호로 지연량에 따른 어드레스 발생 제어신호를 출력하는 인버터(231,233,235,237), 오아게이트(232), 플립플롭(234) 및 앤드게이트(236)로 된 제어신호 출력부(23)로 구성하였다.
제 4 도는 본 발명의 어드레스 카운트부(4)의 상세도로서 이에 도시된 바와같이, 시스템 클럭신호(SCLK)를 카운트하여 어드레스 신호를 발생하는 카운터(411-419)로 된 어드레스 발생부(41)와, 상기 어드레스 발생부(41)가 발생한 어드레스 신호를 출력하는 버퍼(421,422)로 된 어드레스 출력부(42)와, 상기 어드레스출력부(42)의 출력신호로 1블록의 어드레스 신호의 출력이 완료되는지를 판별하여 어드레스 카운트부(41)를 제어하는 앤드게이트(43)와, 상기 앤드게이트 및 지연제어부(2)의 출력신호에 따라 어드레스 카운트부(41)의 클리어를 제어하는 플립플롭(441), 인버터(442) 및 앤드게이트(443)로 된 카운트제어부(44)로 구성하였다.
도면의 설명중 미설명부호 6은 클럭신호를 안정화시키는 버퍼등의 소자이고, B+는 전원이다.
이와같여 구성된 본 발명의 지연 보상회로는 전원(B+)이 인가된 상태에서 15MHz의 주파수를 가지는 시스템 클럭신호(SCLK)와 함께 데이타 액세스 스타트 동기신호(FSYNC) 및 기록데이타 입력동기신호(FSYNCW)가 입력되면, 지연량 검출부(1)의 익스클루시브 오아게이트(11)가 두 동기신호(FSYNC)(FSYNCW)를 배타적 논리합하여 지연차를 검출하고, 레벨변화 검출부(12)의 플립플롭(121,122)이 동기신호(FSYNC)를 지연시키고, 익스클루시브 노아게이트(123) 가 플립플롭(121,122)의 출력신호를 배타적 반전논리합하여 동기신호(FSYNC)의 레벨변화를 검출하며, 익스클루시브 오아게이트(11) 및 레벨변화 검출부(12)의 출력신호에 따라 지연량 카운트부(13)의 카운터(131)(132)가 지연량을 카운트하게 된다.
즉, 익스클루시브 오아게이트(11)가 고전위를 출력하여 카운터(131,132)가 인에이블된 상태에서 레벨변화검출부(12)의 출력신호에 따라 카운터(131)(132)가 입력단자(A,B,C,D)에 인가된 저전위를 로드한후 시스템 클럭신호(SCLK)를 카운트하며, 익스클루시브 오아게이트(11)가 저전위를 출력할 경우에 카운터(131)(132)가 디스에이블되면서 카운트 동작을 정지하고, 현재까지 카운트한 값을 지연량으로 출력하며, 출력하는 지연량은 동기신호(FSYNC)의 레벨이 변화되어 레벨변화 검출부(12)가 저전위를 출력할때까지 지속 출력하게 된다.
그리고 지연제어부(2)의 레벨변화 검출부(21)는 동기신호(FSYNC)의 레벨변화를 검출하고, 검출신호에 따라 다운 카운트부(22)의 다운카운터(221,222)가 지연량 검출부(1)의 출력 지연량을 로드하여 다운 카운트하게 되며, 다운 카운트부(22)의 다운 카운트값에 따라 제어신호 출력부(23)는 지연량만큼의 어드레스 발생을 제어하는 제어신호를 출력하게 된다.
즉, 동기신호(FSYNC)(FSYNCW)는 주기적으로 고전위 및 저전위를 반복하는 것으로 첫번째 주기 동안은 지연량을 검출햐고, 두번째 주기부터는 검출된 지연량에 따라 제어신호를 출력함과 아울러 지연량이 변화되는지를 검출하는 동작을 반복한다.
이와같이 지연제어부(2)가 지연량에 따른 제어신호를 출력하면, 출력한 제어신호에 동작 표시부(3)외 제어신호 카운트부(32)가 카운트하여 지연 출력하고, 동기위치 검출부(31)가 동기신호(FSYNCW)의 동기위치를 검출하여 출력하며, 동기비교기(33)가 동기위치 검출부(31) 및 제어신호 카운트부(32)의 출력신호를 비교하여 출력하며, 동기비교기(33)의 출력신호에 따라 표시부(34)의 발광다이오드(341)(342)가 선택적으로 점등되면서 동기상태를 표시한다.
즉, 동기가 일치되지 않았을 경우에 동기비교기(33)가 고전위를 출력하여 발광다이오드(341)가 점등되고, 지연량이 보상되어 동기가 일치되었을 경우에 동기비교기(33)가 저전위를 출력하여 발광다이오드(342)가 점등된다.
그리고 지연제어부(2)가 출력하는 제어신호는 어드레스 카운트부(4)의 카운트 제어부(44)의 플립플롭(441)에 입력되므로 플립플롭(441)은 시스템 클럭신호(SCLK)에 따라 저전위를 출력하여 어드레스 발생부(41)의 카운터(413,414)를 클리어시킴과 아울러 플립플롭(441)의 출력신호에 의해 앤드게이트(443)가 서전위를 출력하여 카운터(411,412,415-419)를 클리어시키게 된다.
또한 카운터(415-419)의 출력신호에 따라 앤드게이트(43)가 출력하는 고전위는 인버터(442)를 통해 저전위로 반전되어 앤드게이트(443)에 인가되므로 앤드게이트(443)가 저전위를 출력하여 카운터(411,412,415-419)를 클리어시키게 된다.
이와같이 카운트 제어부(44)의 출력신호에 따라 어드레스 발생부(41)의 카운터(411-419)가 클리어되면서 시스템 클럭신호(SCLK)를 카운트하여 어드레스 신호(WAD01-WAD19)를 발생하고, 발생한 어드레스 신호(WAD01-WAD19)는 어드레스 출력부(42)의 버퍼(421,422)를 통해 출력되어 메모리의 액세스를 제어한다.
이상에서 상세히 설명한 바와같이 본 발명은 지연량이 발생할 경우에 그 지연량을 자동으로 추적하여 보상하므로 사용자에게 번거로움을 주지 않고, 지연량을 정확히 보상할 수 있음은 물론 지연량의 변화가 있을 경우에 이를 사용자가 간단히 판별할 수 있다.

Claims (5)

  1. 프레임 주기마다 데이타 액세스 스타트 동기신호(FSYNC) 및 기록데이타 입력동기신호(FSYNCW)를 비교하여 지연량을 반복적으로 검출하는 지연량 검출부(1)와, 상기 지연량 검출부(1)의 출력신호로 지연량을 판단하여 어드레스 신호의 출력을 지연시키게 제어신호를 출력하는 지연제어부(2)와, 상기 기록데이타 입력동기신호(FSYNCW) 및 지연제어부(2)의 출력신호에 따라 지연량의 보상동작을 표시하는 동작표시부(3)와, 상기 지연제어부(2)의 출력신호에 따라 지연되면서 어드레스를 카운트하여 출력하는 어드레스 카운트부(4)로 구성함을 특징으로 하는 메모리 액세스시 지연 보상회로.
  2. 제 1 항에 있어서, 지연량 검출부(1)는, 데이타 액세스 스타트 동기신호(FSYNC) 및 기록데이타 입력동기신호(FSYNC`V)를 배타적 논리합하여 지연차를 검출하는 익스클루시브 오아게이트(11)와, 데이타 액세스 스타트 동기신호(FSYNC)의 레벨화를 검출하는 레벨화 검출부(12)와, 상기 레벨변화 검출부(12)의 출력신호에 따라 입력신호를 로드하고 상기 익스클루시브 오아게이트(11)의 출력신호에 따라 인에이블되면서 시스템 클럭신호(SCLK)를 카운트하여 지연량 검출신호로 출력하는 지연량 카운트부(13)로 구성함을 특징으로 하는 메모리 액세스시 지연 보상회로.
  3. 제 1 항에 있어서, 지연제어부(2)는 데이타 액세스 스타트 동기신호(FSYNC)의 레벨변화를 검출하는 레벨변화 검출부(21)와, 상기 레벨변화 검출부(21)의 출력신호에 따라 지연량 검출부(1)의 출력신호를 로드하여 다운 카운트하는 카운터(221,222)로 된 다운 카운트부(22)와, 상기 다운 카운트부(22)의 출력신호로 지연량에 따른 어드레스 발생 제어신호를 출력하는 제어신호 출력부(23)로 구성함을 특징으로 하는 메모리 액세스시 지연 보상회로.
  4. 제 1 항에 있어서, 동작표시부(3)는, 기록데이타 입력동기신호(FSYNCW)의 동기위치를 검출하는 동기위치 검출부(31)와, 지연제어부(2)의 출력신호를 카운트하는 제어신호 카운트부(32)와, 상기 동기위치 검출부(31) 및 제어신호 카운트부(32)의 출력신호로 지연보상된 동기신호의 동기를 비교하는 동기비교부(33)와, 상기 동기비교부(33)의 출력신호로 동기상태를 표시하는 표시부(34)로 구성함을 특징으로 하는 메모리액세스시 지연 보상회로.
  5. 제 1 항에 있어서, 어드레스 카운트부(4)는 시스템 클럭신호(SCLK)를 카운트하여 어드레스 신호를 발생하는 카운터(411-419)로 된 어드레스 발생부(41)와, 상기 어드레스 발생부(41)가 발생한 어드레스 신호를 출력하는 버퍼(421,422)로 된 어드레스 출력부(42)와, 상기 어드레스 출력부(42)의 출력신호로 1블록의 어드레스 신호의 출력이 완료되는지를 판별하여 어드레스 카운트부(41)를 제어하는 앤드게이트(43)와, 상기 앤드게이트 및 지연제어부(2)의 출력신호에 따라 어드레스 카운트부(41)의 클리어를 제어하는 카운트 제어부(44)로 구성함을 특징으로 하는 메모리 액세스시 지연 보상회로.
KR1019920023603A 1992-05-29 1992-12-08 메모리 액세스시 지연 보상회로 KR950013062B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019920023603A KR950013062B1 (ko) 1992-12-08 1992-12-08 메모리 액세스시 지연 보상회로
GB9311138A GB2267590B (en) 1992-05-29 1993-05-28 Memory access delay control circuit for image motion compensation
DE4317937A DE4317937C2 (de) 1992-05-29 1993-06-01 Speicherzugriffsverzögerungs-Steuerkreis für Bildwanderungsausgleich
US08/366,402 US5564039A (en) 1992-05-29 1994-12-29 Memory access delay control circuit for image motion compensation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920023603A KR950013062B1 (ko) 1992-12-08 1992-12-08 메모리 액세스시 지연 보상회로

Publications (2)

Publication Number Publication Date
KR940017834A KR940017834A (ko) 1994-07-27
KR950013062B1 true KR950013062B1 (ko) 1995-10-24

Family

ID=19344958

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920023603A KR950013062B1 (ko) 1992-05-29 1992-12-08 메모리 액세스시 지연 보상회로

Country Status (1)

Country Link
KR (1) KR950013062B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10533966B2 (en) 2017-07-27 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Digital time domain readout circuit for bioFET sensor cascades

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10533966B2 (en) 2017-07-27 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Digital time domain readout circuit for bioFET sensor cascades

Also Published As

Publication number Publication date
KR940017834A (ko) 1994-07-27

Similar Documents

Publication Publication Date Title
JP3867296B2 (ja) 画像再生装置、プロジェクタ、画像再生システム及び情報記憶媒体
JP2906332B2 (ja) テレシネ信号変換方法、及びアップコンバータ
JP3252228B2 (ja) フィールド形式表示信号発生装置
JPH0997041A (ja) 映像信号処理装置
JPS6110379A (ja) スキユ−歪除去装置
US6864884B2 (en) Synchronization signal generation circuit, image display apparatus using synchronization signal generation circuit, and method for generating synchronization signal
KR950013062B1 (ko) 메모리 액세스시 지연 보상회로
US20040153495A1 (en) Video reproducing apparatus and method and apparatus and method for adjusting horizontal synchronous signal
US5646700A (en) Simultaneous write/read control apparatus for first-in-first-out memory
US5461489A (en) Image signal processing device
JP3872397B2 (ja) 画像信号の非同期処理装置
JPH05130568A (ja) ビデオ信号処理装置
JPH11184422A (ja) 同期信号処理回路および方法、表示装置、記憶媒体
US5402247A (en) Image reproduction speed conversion apparatus
KR100190653B1 (ko) 프레임그래버의 수평블랭크신호 발생장치
KR920010322B1 (ko) 고선명 tv의 프레임펄스 검출회로
US7817902B2 (en) Apparatus and method of generating video-reproducing clock signal from 480p signal
JPH08140058A (ja) スキュー補正装置
JP2975469B2 (ja) 画像評価装置およびこれを使用した画像表示装置
SU1188727A1 (ru) Блок синхронизации дл устройства отображени информации
JPH06509451A (ja) ビデオ信号処理装置
KR970005595Y1 (ko) 신호 검출기
JPS594046B2 (ja) ライトペンの視野位置検出装置
KR20030030323A (ko) 평판표시장치의 합성동기신호 분리회로
JPS5961879A (ja) フイ−ルドメモリ読み出し制御回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070918

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee