DE4104095C2 - Halbleiterspeichereinrichtung und Betriebsverfahren für eine Halbleiterspeichereinrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeicherein­ richtung nach dem Oberbegriff des Patentanspruches 1 und auf ein Betriebsverfahren für eine Halbleiterspeicher­ einrichtung.

Die Entwicklung der Technologie der Bildverarbeitung ist in der letzten Zeit rasch vorangeschritten für z. B. die Farb­ darstellung auf der Kathodenstrahlröhre eines Personalcom­ puters, die dreidimensionale Darstellung eines CAD-Systemes, die Vergrößerung und Verkleinerung von Bildern, Vielfachab­ bildungen auf dem Schirm und die Vergrößerung der Auflösung. Weiterhin sind Computergraphiken zum Darstellen des Resulta­ tes der numerischen Berechnungen von Supercomputern und ähn­ liches ebenfalls bemerkenswert. Unter solchen Umständen sind verschiedene Videospeichereinrichtungen zum Speichern eines digitalen Bildsignales entwickelt worden. Ein Video-RAM ist als Direktzugriffsspeicher bekannt, der zum Speichern von Bilddaten optimiert ist und in der Lage ist, sowohl einen wahlfreien Zugriff als auch einen seriellen Zugriff auszufüh­ ren.

Fig. 10A zeigt ein Blockschaltbild eines Überblickes eines Video-RAMs. Der Video-RAM 1′ weist ein Speicherzellenfeld 2 eines dynamischen Direktzugriffsspeichers zum Speichern von Bilddaten, eine Datenübertragungsbus 102 zum Übertragen der von dem Speicherzellenfeld 2 gelesenen Daten und ein seriel­ les Register 4 für seriellen Zugriff auf. Das Speicherzellen­ feld 2 ist mit einer zentralen Verarbeitungsanlage (CPU) 201 über einen Direktzugriffseingang verbunden, und auf das Speicherzellenfeld 2 wird durch die CPU 201 wahlfrei zuge­ griffen. Das serielle Register 4 für den seriellen Zugriff gibt seriell durch den Datenübertragungsbus 102 gelesene Bilddaten durch einen Eingang für seriellen Zugriff als Reak­ tion auf ein extern vorgesehenes serielles Taktsignal SC aus. Die ausgegebenen seriellen Daten werden einer Kathodenstrahl­ röhre-CRT-Steuerung 202 zugeführt. Die CRT-Steuerung 202 ent­ hält eine Verriegelungsschaltung (Latch-Schaltung) 206 zum Verriegeln der ausgegebenen seriellen Daten. Die in der Ver­ riegelungsschaltung 206 verriegelten Daten werden in ein Ana­ logsignal durch eine D/A-Wandler 207 gewandelt. Ein RGB-Pro­ zessor 208 reagiert auf das gewandelte Analogsignal und er­ zeugt R-, G- und B-Signale zum Darstellen auf einer CRT-An­ zeige 203 durch Bildverarbeitung. Die R-, G- und B-Signale werden der CRT-Anzeige 203 zugeführt. Die CRT-Steuerung 202 enthält ebenfalls eine Synchronisationssteuerschaltung 209 zum Ausführen der Synchronisationssteuerung der CRT-Anzeige 203 als Reaktion auf ein von einer Schaltung 209 erzeugtes Synchronisationssteuersignale und zum Darstellen eines Bildes gemäß R-, G- und B-Signale. Es wird darauf hingewiesen, daß bei der oben angeführten Tätigkeit die CPU 201 verschiedene Arten von Steuersignalen zum Steuern des Video-RAMs 1′ und der CRT-Steuerung 202 erzeugt.

Auf dem Gebiet der Bildtechnologie wie bei neuen Fernseh- und Videobandrecordern (VTR) ist ein größerer Bedarf für die digitale Signalverarbeitung von Bildsignalen entstanden. D. h., digitales Fernsehen, digitaler Videobandrecorder und ähn­ liches werden entwickelt. Bei dieser Ausrüstung wird die Ver­ besserung der Bildqualität und die Vielfachfunktion des Bil­ des durch die digitale Verarbeitung des Bildsignales reali­ siert. Unter diesen Umständen ist bereits ein Feldspeicher entwickelt, der auf dem ganzen Schirm darzustellende Bildda­ ten speichert.

Fig. 10B ist ein schematisches Diagramm, das einen Überblick über einen Feldspeicher zeigt. Wie in Fig. 10B zu sehen ist, weist der Feldspeicher 300 ein serielles Eingangsregister 301 zum Empfangen von seriellen Daten, ein Feldspeicherzellenfeld 303 zum Speichern der auf dem gesamten Schirm darzustellenden Daten, ein serielles Ausgangsregister 305 zum Halten der aus­ gegebenen Daten und Datenübertragungsbusse 302 und 304 auf.

Das serielle Eingangsregister 301 empfängt die von einem A/D- Wandler 204 vorgesehenen Daten durch einen seriellen Ein­ gangsanschluß als Reaktion auf ein Taktsignal SC1. Das seri­ elle Ausgangsregister 205 legt die von dem Speicherzellenfeld 303 gelesenen Daten an einen D/A-Wandler 205 durch einen seriellen Ausgangsanschluß als Reaktion auf das Taktsignal SC2 an. Wie oben beschrieben ist, hat ein Video-RAM im allge­ meinen zwei Eingangs/Ausgangsabschnitte, nämlich einen Ein­ gang für Direktzugriff bzw. wahlfreien Zugriff und einen Ein­ gang für seriellen Zugriff, während ein Feldspeicher im all­ gemeinen einen seriellen Eingangsanschluß und einen seriellen Ausgangsanschluß aufweist. Es wird darauf hingewiesen, daß diese zwei Speichereinrichtungen einen gemeinsamen Punkt der­ art haben, daß beide seriell die von dem Speicherzellenfeld gelesenen Daten als Reaktion auf einen extern vorgesehenen seriellen Takt ausgeben. Da das serielle Ausgeben der gelese­ nen Daten als Reaktion auf ein serielles Taktsignal ausge­ führt werden, werden die Daten zum Darstellen eines Bildes oder Abbildes mit hoher Geschwindigkeit erhalten. Obwohl die Erfindung im allgemeinen für einen Video-RAM und einen Feld­ speicher anwendbar ist, soll zum Zwecke der Vereinfachung nur die Anwendung für einen herkömmlichen Video-RAM im folgenden beschrieben werden.

Eine Halbleiterspeichereinrichtung nach dem Oberbegriff des Patentanspruches 1 ist aus der US 4 633 441 bekannt.

Fig. 11A zeigt ein Blockschaltbild eines solchen herkömmlichen Video- RAMs. Es sei angenommen, daß der Video-RAM 1′ Speicherzellen MC aufweist, die in 256 Zeilen und 256 Spalten angeordnet sind. Wie in Fig. 11A gezeigt ist, weist der Video-RAM 1′ ein Speicherzellenfeld 2, einen Zeilenadreßpuffer 11 und einen Spaltenadreßpuffer 12 auf. Ein Zeilendecoder 13 reagiert auf Zeilenadreßsignale AX0 bis AX7 zum Bezeichnen einer Wortlei­ tung WL, und ein Spaltendecoder 14 reagiert auf Spaltenadreß­ signale AY0 bis AY7 zum Auswählen eines Bitleitungspaares BL. Ein Leseverstärker 3 verstärkt das von der bezeichneten Speicherzelle ausgelesene Datensignal. Ein serielles Register 4 hält die verstärkten Datensignale. Ein Zähler 7′ erzeugt interne Adreßsignale SY0 bis SY7 zum seriellen Ausgeben auf der Grundlage von Startadressen SA0 bis SA7, die von dem Spaltenadreßpuffer 12 angelegt sind. Ein serieller Decoder 6 reagiert auf das erzeugte interne Adreßsignal zum Bezeichnen der Stufen des seriellen Registers 4. Ein Direktzugriffsan­ schluß ist mit einer Datenbusleitung 15 verbunden. Genauer gesagt, ein paralleler Dateneingang PDI und ein parallerer Datenausgang PDO sind mit dem Datenbus 15 verbunden, wohinge­ gen ein serieller Zugriffsanschluß, nämlich ein serieller Dateneingang SDI und ein serieller Datenausgang SDO mit einer seriellen Busleitung 5 verbunden sind.

Eine Taktsignalerzeugerschaltung 16′ ist zum Empfangen eines Zeilenadreßtaktsignales , eines Spaltenadreßtaktsignales , eines seriellen Taktsignales SC und eines Datenübertra­ gungssignales verbunden. Die Taktsignalerzeugerschaltung 16′ erzeugt das benötigte Steuertaktsignal als Reaktion auf die extern vorgesehenen Signale.

Im Betrieb wird auf die durch die Adreßsignale AX und AY be­ zeichnete Speicherzelle durch den Direktzugriffsanschluß zu­ gegriffen, nämlich durch den parallelen Dateneingang PDI und den parallelen Datenausgang PDO. Dahingegen werden serielle Daten eingegeben und ausgegeben durch den seriellen Zugriffs­ anschluß, nämlich durch den seriellen Dateneingang SDI und den seriellen Datenausgang SDO als Reaktion auf die durch den Zähler 7′ erzeugten internen Adreßsignale. Das serielle Regi­ ster 4 enthält 256 Registereinrichtungen. Bei der seriellen Ausgabetätigkeit wählt der Zeilendecoder 13 eine extern be­ zeichnete Wortleitung aus, und in den Speicherzellen, die mit der Wortleitung verbunden sind, gespeicherte digitale Signale werden daher von dem Leseverstärker 3 verstärkt. Der Zähler 7′ reagiert auf ein von der Taktsignalerzeugerschaltung 16′ erzeugtes serielles Taktsignal SC und erzeugt aufeinanderfol­ gend zunehmende interene Adreßsignale SY0 bis SY7. Der seri­ elle Decoder 6 reagiert auf die internen Adreßsignale SY0 bis SY7 und wählt die Registereinrichtungen in dem seriellen Re­ gister nacheinander so aus, daß die in den entsprechenden Re­ gistereinrichtungen gehaltenen Datensignale ausgelesen wer­ den.

Fig. 11B zeigt ein Blockschaltbild des in Fig. 11A gezeigten Zähler 7′. Wie in Fig. 11B gezeigt ist, enthält der Zähler 7′ acht in Kaskade geschaltete Zähleinheiten 700 bis 707. Jede der Zähleinheiten 700 bis 707 ist zum Empfangen eines seriel­ len Taktsignales SC geschaltet. Die Zähleinheiten 700 bis 707 werden gemäß der durch den Spaltenadreßpuffer 12 angelegten Startadressen SA0 bis SA7 initialisiert und erzeugen dann aufeinanderfolgend zunehmende interne Adreßsignale SY0 bis SY7 als Reaktion auf das serielle Taktsignal SC. Die internen Adreßsignale SY0 bis SY7 werden an den seriellen Decoder 6 angelegt.

Fig. 12A und 12B sind Zeitablaufdiagramme, die die serielle Eingabe und die serielle Ausgabe von Daten zeigen. Die seri­ elle Zugriffsfunktion wird als Reaktion auf das extern vorge­ sehene serielle Taktsignal SC realisiert. Genauer gesagt, in dem Fall des seriellen Dateneingangs, wie er in Fig. 12A ge­ zeigt ist, wird ein internes Adreßsignal als Reaktion auf das Steigen eines seriellen Taktsignales hochgezählt, und das extern als Reaktion auf das interene Adreßsignal vorgesehene Datensignal SDI wird dem Video-RAM eingegeben. Ähnlich wird in dem Fall der seriellen Ausgabe, wie in Fig. 12B gezeigt ist, ein internes Adreßsignal als Reaktion auf das Steigen eines seriellen Taktsignales SC erhöht. Die durch die interne Adresse, die durch den Zähler 7′ erzeugt ist, bezeichneten Daten werden seriell ausgegeben.

Unter Bezugnahme auf das in Fig. 13 gezeigte Zeitablaufdia­ gramm wird die serielle Ausgabetätigkeit des in Fig. 11A ge­ zeigten Video-RAMs genauer beschrieben. Nachdem eine Zei­ lenadresse ADx auf das Fallen des Signales anglegt ist, wird eine Spaltenadresse ADy als Reaktion auf das Fallen des Signales angelegt. Der in Fig. 11A gezeigte Spaltenadreß­ puffer 12 legt die Spaltenadresse ADy an den Zähler 7′ als Startadresse (SA0 bis SA7) an. Der Zähler 7′ startet Zählen von der angelegten Startadresse ADy. Folglich erzeugt der Zähler 7′ ein internes Adreßsignal als Reaktion auf das Takt­ signal SC, indem er von dem Startsignal ADy startet. Der se­ rielle Decoder 6 bezeichnet aufeinanderfolgend die in dem se­ riellen Register 4 vorgesehenen Register als Reaktion auf das erzeugte interne Adreßsignal.

Jedes Register in dem seriellen Register 4 hält das von dem Leseverstärker 3 aus der Speicherzelle in dem Speicherzellen­ feld 2 gelesene Datensignal. Da jedes Register in dem seriel­ len Register 4 sequentiell durch den seriellen Decoder 6 be­ zeichnet ist, werden serielle Daten mit hoher Geschwindigkeit ausgegeben. Genauer gesagt, wie in Fig. 13 gezeigt ist, wer­ den die Werte D0, D1, D2, ... ausgegeben, die durch die auf­ steigenden Adressen ADy, AD (y+1), AD (x+2), ... bezeichnet sind, die von der angelegten Startadresse ADy hochgezählt werden, wobei die Adresse ADx konstant bleibt.

Auf dem Gebiet der herkömmlichen Bildverarbeitung ist es not­ wendig, zum Ausführen von z. B. der Reduzierung eines Bildes oder der Mosaikanordnung von Bildern, selektiv die Daten in einem vorbestimmten Adreßintervall aus einer Menge von Daten (z. B. ein Halbbild von Daten) zum Zusammensetzen eines Bil­ des auszuwählen. Genauer gesagt, das reduzierte oder als Mo­ saik gebildete Bild wird auf einem Schirm auf der Grundlage von selektiv ausgewählten Bilddaten dargestellt. Üblicher­ weise werden die gewünschten Daten aus den ausgelesenen Daten durch Software-Verarbeitung ausgewählt, nachdem ein gesamter Satz von Daten aus dem Video-RAM ausgelesen ist.

Fig. 14 zeigt ein Zeitablaufdiagramm, in dem aufeinanderfol­ gende von dem in Fig. 11A gezeigten Video-RAM gelesene Daten dargestellt sind. Zuerst werden, wie in Fig. 14 gezeigt, alle eines Satzes von Daten zum Zusammensetzen eines Bildes ausge­ lesen, unabhängig davon, ob sie benötigt werden oder nicht. Obwohl folglich die Werte D0 bis D9 aufeinanderfolgend als Reaktion auf den seriellen Takt SC ausgelesen werden, werden nur die Werte D0, D4 und D8 von diesen Werten zum Zusammen­ setzen des reduzierten Bildes oder des Bildes zum Mosaikdar­ stellen eines Bildes benötigt. Das heißt, nur die Werte D0, D4 und D8 werden benutzt, die anderen werden nicht benutzt. Das Auswählen der zu benutzenden Werte D0, D4 und D8 werden durch Software-Verarbeitung zum Beispiel in der in Fig. 10A gezeigten CRT-Steuerung 202 ausgeführt.

Da ein gesamter Satz von Daten seriell von dem in Fig. 11A gezeigten Video-RAM 1′ unabhängig von der Notwendigkeit aus­ gelesen wird, dauert es länger als unbedingt notwendig, die Daten zu lesen. Bei dem in Fig. 14 gezeigten Beispiel dauert es neun Taktzyklen zum Erzielen der gewünschten drei Werte D0, D4 und D8, so daß es die Zeitdauer T1 dauert.

Aus der US 4 727 481 ist eine Halbleiterspeichereinrichtung bekannt, die insbesondere in einem Videokommunikationssystem anwendbar ist. Bei der bekannten Halbleiterspeichereinrichtung werden die Speicherzellen des Speicherzellenfeldes über eine Adressierschaltung sequentiell adressiert, um Daten in das Speicherzellenfeld sequentiell einzuschreiben oder aus diesem sequentiell auszulesen. In der bekannten Adressierschaltung werden fortlaufend alle Adressen, nicht nur die für die Speicheradressierung benötigten, erzeugt. Nicht benötigte Adressen können überschlagen werden; dies erfolgt durch Umläufe der Adressen in einem Schieberegister. Da immer alle Adressen erzeugt werden, kostet diese Art der Adressierung Zeit. Ferner erfolgt die Adressenauswahl in einem separaten Schaltkreis, der nicht in die Halbleiterspeichereinrichtung integriert ist.

Aufgabe der Erfindung ist es, eine Halbleiterspeichereinrichtung und ein Betriebsverfahren für eine solche bereitzustellen, bei der bzw. bei dem ein gespeichertes gewünschtes Signal mit hoher Geschwindigkeit ausgegeben werden kann, so daß eine Bildverarbeitungsspeichereinrichtung mit einer für die Bildverarbeitung adäquaten Lesegeschwindigkeit zur Verfügung gestellt werden kann.

Die Aufgabe wird gelöst durch eine Halbleiterspeichereinrichtung nach Patentanspruch 1 bzw. durch ein Verfahren zum Betreiben einer Halbleiterspeichereinrichtung nach Patentanspruch 8.

Im Betrieb reagiert die Intervallsteuerschaltung auf das ex­ tern vorgesehene Intervallbezeichnungssignal zum Steuern des Intervalls der Adreßwerte, die durch die Adreßerzeugerschal­ tung erzeugt sind. Folglich erzeugt die Adreßerzeugerschal­ tung das interne Adreßsignal an den Intervallen der bezeich­ neten Adreßwerte. Als Resultat liest die Leseschaltung nur das benötigte Datensignal aus den durch das erzeugte interne Adreßsignal bezeichneten Speicherzellen, und die benötigte Zeitdauer zum Lesen wird verkürzt.

Eine derartige Halbleiterspeichereinrichtung dient zum Ausgeben eines gespeicherten Datensignals mit hoher Geschwindigkeit in einem extern bezeichneten Intervall. Eine derartige Halbleiterspeichereinrichtung ist auf einen Video-RAM und einen Feldspeicher bei der Bildverarbeitung anwendbar.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Es folgt die Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild einer Ausführungs­ form des Video-RAMs;

Fig. 2 ein Zeitablaufdiagramm zum Erläutern der Tätigkeit des in Fig. 1 gezeigten Video-RAMs;

Fig. 3 ein Zeitablaufdiagramm der Lesetätig­ keit von Daten in dem in Fig. 1 ge­ zeigten Video-RAM;

Fig. 4 ein schematisches Diagramm eines in Fig. 1 gezeigten Zählers und eines Modusdecoders;

Fig. 5 ein schematisches Diagramm einer in Fig. 4 gezeigten Zählereinheit;

Fig. 6A und 6B Zeitablaufdiagramme von Beispielen des Betriebes des in Fig. 1 gezeigten Video-RAMs;

Fig. 7 ein schematisches Diagramm eines in Fig. 1 gezeigten seriellen Decoders;

Fig. 8 ein schematisches Diagramm eines in Fig. 1 gezeigten Leseverstärkers, eines seriellen Registers und einer seriellen Busleitung;

Fig. 9A ein Schaltdiagramm eines Modusdecoders und eines Schaltungskreises zum Er­ zielen eines optionalen Adreßinter­ valles;

Fig. 9B ein Zeitablaufdiagramm zum Erläutern des Betriebes der in Fig. 9A gezeig­ ten Schaltung;

Fig. 10A ein Blockschaltbild einer Übersicht über einen Video-RAM;

Fig. 10B ein Blockschaltbild einer Übersicht eines Feldspeichers;

Fig. 11A ein Blockschaltbild eines Video-RAMs;

Fig. 11B ein Blockschaltbild des in Fig. 11A gezeigten Zählers 7′;

Fig. 12A und 12B Zeitablaufdiagramme zum Erläutern der seriellen Eingabe und der seriellen Ausgabe von Daten;

Fig. 13 ein Zeitablaufdiagramm zum Erläutern eines Betriebes des in Fig. 11A ge­ zeigten Video-RAMs; und

Fig. 14 ein Zeitablaufdiagramm der Lesetätig­ keit von Daten aus dem in Fig. 11A gezeigten Video-RAM.

Wie in Fig. 1 gezeigt ist, ist ein dort gezeigter Video-RAM 1 zusätzlich mit einem Modusdecoder 8 zum Steuern des Zählers 7 im Vergleich mit dem in Fig. 11A gezeigten Video-RAM 1′ ver­ sehen. Der Zähler 7 enthält eine Modifikation, die im Hin­ blick auf das Hinzufügen des Modusdecoders 8 durchgeführt ist. Die Taktsignalerzeugerschaltung 16 enthält ebenfalls eine Modifikation, die zu Erzeugung von Steuertakten IS und AS zur Benutzung in dem Modusdecoder 8 und dem Zähler 7 ge­ macht ist. Andere Schaltungen sind im wesentlichen die glei­ chen wie die des in Fig. 11A gezeigten Video-RAMs 1′, und ihre Beschreibung ist daher weggelassen. Es wird angemerkt, daß in dem Video-RAM 1 das Intervall der Zunahme der durch interne Adreßsignale SY0 bis SY7, die von dem Zähler 7 er­ zeugt sind, bezeichneten internen Adresse extern gesteuert werden kann. D. h., der zusätzlich vorgesehene Modusdecoder 8 decodiert einen extern angelegten Adreßintervallwert AI, und der Zähler 7 reagiert auf die decodierten Signale CE0 bis CE7 und erzeugt die internen Adreßsignale SY0 bis SY7, die in einem bezeichneten Intervall zunehmen. Es wird angemerkt, daß bei dem in Fig. 11A und 11B gezeigten Zähler 7′ es nicht mög­ lich war, das Adreßzunahmeintervall zu steuern.

Unter Bezugnahme auf Fig. 2 wird der Betrieb des in Fig. 1 gezeigten Video-RAMs beschrieben. Wenn eine Lesetätigkeit zu starten ist, werden eine Zeilenadresse AX, eine Spal­ tenadresse AY, und ein Adreßintervall AI wird extern ange­ legt. Die Zeilenadresse AK wird in dem Zeilenadreßpuffer 11 als Reaktion auf das Fallen des Signales gehalten. Die Spaltenadresse AY wird in dem Spaltenadreßpuffer 12 als Reak­ tion auf das Fallen des Signales gehalten. Der Adreßin­ tervallwert AI wird in dem Modusdecoder 8 als Reaktion auf das von der Taktsignalerzeugerschaltung 16 erzeugte Inter­ vallsetzsignal IS als Reaktion auf das Steigen des Signales gehalten. Der Spaltenadreßpuffer 12 legt die Startadresse ADy (SA7) zum seriellen Ausgeben an den Zähler 7 an. Der Modusdecoder 8 decodiert die Adreßintervalldaten AIm zum Vor­ sehen von Signalen CE0 bis CE7 zum Freigeben von Zählern, die in dem Zähler 7 vorgesehen sind. Der Zähler 7 reagiert auf die angelegten Signale CE0 bis CE7 zum Bestimmen eines Zäh­ lers, der das niedrigstwertige Bit darstellt. Als Resultat erzeugt der Zähler 7 interne Adressen ADy, ADy+m, ADy+2m, ... an dem Intervall eines jeden Zählwertes. Genauer gesagt, das interne Adreßsignal SY mit dem Adreßintervall von m wird durch den Zähler 7 erzeugt. Das interne Adreßsignal SY mit dem erzeugten Intervall m wird an das serielle Register 4 an­ gelegt.

Das serielle Register 4 hat die als Reaktion auf das ange­ legte Adreßsignal AX gelesenen Daten gehalten. Der serielle Decoder 6 decodiert die durch den Zähler 7 erzeugten internen Adreßsignale SY0 bis SY7 zum Bezeichnen des Registers in dem seriellen Register 4 an dem Intervall m. Folglich werden die Werte D0, Dm, D2m, ..., die aus den durch die Adreßwerte des Intervalls m bezeichneten Speicherzellen ausgelesen sind, in Reihe ausgelesen.

Folglich werden, wie in Fig. 3 gezeigt, nur die benötigten Werte D0, D4, D8, ..., die zur Reduktion oder zur Mosaikbil­ dung des Bildes benutzt werden, von dem in Fig. 1 gezeigten Video-RAM 1 vorgesehen. Da also die nichtbenutzten Daten nicht erzeugt werden, wird jede Zeitdauer, die zum Ausgeben der nichtbenutzten Daten benötigt wird, vermieden. Genauer gesagt, zum Erzielen der benötigten Werte D0, D4 und D8 wer­ den drei Taktzyklen des seriellen Taktsignales SC benötigt. Folglich ist nur eine Zeitdauer T2 nötig, und offensichtlich ist eine unnötige Zeitdauer im Vergleich zu der in Fig. 14 gezeigten notwendigen Zeitdauer verkürzt.

Fig. 4 ist ein schematisches Diagramm des in Fig. 1 gezeigten Zählers 7 und Modusdecoders 8. Wie in Fig. 4 gezeigt ist, weist der Modusdecoder 8 Verriegelungsschaltungen 810 bis 816 zum Halten von 7-Bitadreßintervalldaten AI0 bis AI6, auf das Intervallsetzsignal IS reagierende Gatterschaltungen 800 bis 806 zum Vorsehen von Adreßintervalldaten AI0 bis AI6 für die Verriegelungsschaltungen 810 bis 816 und ein NOR-Gatter 820, das mit dem Ausgang der Verriegelungsschaltungen 810 bis 816 verbunden ist, auf. Das NOR-Gatter 820 und die Verriegelungs­ schaltungen 810 bis 816 sehen Signale CE0 bis CE7 zum Bestim­ men des niedrigstwertigen Bits (LSB) der durch den Zähler 7 erzeugten internen Adresse vor. Das Signal IS wird von der in Fig. 1 gezeigten Taktsignalerzeugerschaltung 16 als Reaktion auf das Steigen des Signales erzeugt.

Der Zähler 7 weist acht Zählereinheiten 700 bis 707, die in Kaskadenschaltung zum Darstellen eines 8-Bit-Zählers angeord­ net sind, OR-Gatter 710 bis 717, die zwischen die Zählerein­ heiten geschaltet sind, und ein AND-Gatter 720 zum Anlegen eines seriellen Taktsignales SC an die Zählereinheit 700 des niedrigstwertigen Bits auf. Die Zählereinheit 707 stellt das höchstwertigste Bit des internen Adreßsignales dar. Die ent­ sprechenden Zählereinheiten 700 bis 707 legen 8-Bit-interne Adreßsignale SY0 bis SY7 an den in Fig. 7 beschriebenen seriellen Decoder 6 an, der im folgenden beschrieben wird.

Jetzt wird der Betrieb im folgenden für den Fall beschrieben, bei dem die erzeugten Adreßwerte zum Vorsehen der seriellen Daten in dem Intervall von 2 als Beispiel erhöht werden. In einem solchen Fall werden die durch die folgende Gleichung dargestellten Daten extern durch die Adreßintervalldaten AI dargestellt:

(AI0, AI1, AI3, AI4, AI5, AI6) = (0, 1, 0, 0, 0, 0, 0) (1)

Folglich wird das Signal AI1 mit hohem Pegel nur in der Ver­ riegelungsschaltung 811 des Modusdecoders 8 als Reaktion auf das durch die Taktsignalerzeugerschaltung 16 erzeugte Inter­ vallsetzsignal IS gehalten. Als Resultat sieht die Verriege­ lungsschaltung 811 das Signal CE2 mit hohem Pegel für das OR- Gatter 711 und das NOR-Gatter 820 vor.

Folgegemäß legt das NOR-Gatter 820 das Signal auf niedrigem Pegel an das AND-Gatter 720 an. Das AND-Gatter 720 legt das Signal mit niedrigem Pegel an die Zählereinheit 700 an, die das niedrigstwertigste Bit darstellt, und damit wird die Zäh­ lereinheit 700 nicht mit dem seriellen Taktsignal SC versehen. Da auf der anderen Seite die Zählereinheit 701 mit dem Signal auf hohem Pegel durch das OR-Gatter 710 versehen ist, wird diese als Reaktion auf das Taktsignal SC tätig. Genauer ge­ sagt, die Zählereinheiten 701 bis 707 stellen einen 7-Bitzäh­ ler dar, so daß die aufsteigenden höherwertigen 7-Bits von den 8-Bit-internen Adreßsignalen SY0 bis SY7 an den seriellen Decoder 6 angelegt werden.

Fig. 5 ist ein schematisches Diagramm einer in Fig. 4 gezeig­ ten Zählereinheit. Wie in Fig. 5 gezeigt ist, weist die Zäh­ lereinheit 70j zwei Verriegelungsschaltungen 91 und 92, NMOS- Transistoren 90, 95, 96, 97 und 98, Inverter 89, 93 und 94 und ein NAND-Gatter 99 auf. Ein Bit SAj der Startadresse wird an die Verriegelungsschaltung 91 durch den Transistor 90 an­ gelegt. Der Transistor 90 reagiert auf ein 1-Pulssignal AS, das durch die Taktsignalerzeugerschaltung 16 zu dem in Fig. 2 gezeigten Zeitpunkt erzeugt ist, um eingeschaltet zu werden. Die Transistoren 95 und 96 reagieren auf das serielle Taktsi­ gnal SC so, daß abwechselnd einer von ihnen eingeschaltet werden kann. Das NAND-Gatter 99 erzeugt ein Markensignal FLj, das einen Übertrag zeigt und diesen an eine mit der nächsten Stufe verbundene Zählereinheit überträgt. Der Inverter 89 ist zum Empfangen des Markensignales FL (j -1) von der mit der vo­ rigen Stufe verbunden Zählereinheit geschaltet. Das Ausgangs­ signal von dem Inverter 93 wird an den seriellen Decoder 6 als das Bitsignal SYj von einer der internen Adressen ange­ legt.

Fig. 6A und 6B sind Zeitablaufdiagramme, die Beispiele des Betriebes des in Fig. 1 gezeigten Video-RAMs zeigen. Fig. 6A zeigt den gleichen Zählbetrieb wie zuvor, d. h. Fall, in dem das interne Adreßsignal für jede Adresse erhöht wird. Genauer gesagt, in einem solchen Fall werden die Adreßintervalldaten AI0 bis AI6, die alle ein Signal von Null enthalten, an den Modusdecoder 8 angelegt, und daher wirkt die in Fig. 4 ge­ zeigte Zählereinheit 700 als ein Zähler für das niedrigswer­ tigste Bit. Folglich wird, wie in Fig. 6A gezeigt ist, das interne Adreßsignal SY0 als Reaktion auf das serielle Taktsi­ gnal SC aktiviert. Als Resultat wird das für jeden Adreßwert erhöhte interne Adreßsignal SY erhalten, und die entsprechen­ den Bits SY0 bis SY7 werden an den seriellen Decoder 6 ange­ legt.

Fig. 6B zeigt einen Fall, in dem das um zwei Adreßwerte er­ höhte interne Adreßsignal SY erzeugt ist. In diesem Fall wer­ den die durch die oben beschriebene Gleichung (1) dargestell­ ten Adreßintervalldaten AI0 bis AI6 an den Modusdecoder 8 von außen angelegt. Wie zuvor beschrieben ist, wirkt die in Fig. 4 gezeigte Zählereinheit 701, als wenn sie ein Zähler für das niedrigstwertigste Bit wäre. Genauer gesagt, wie in Fig. 6B gezeigt ist, wird das interne Adreßbit SY0 auf dem niedrigen Pegel gehalten, und das interne Adreßbit SY1 wird als Reak­ tion auf den seriellen Takt SC aktiviert. Folglich wird das interne Adreßsignal, das in Intervallen von zwei Adreßwerten erhöht wird, erhalten, und die entsprechenden Bitsignale SY0 bis SY7 werden an den seriellen Decoder 6 angelegt.

Fig. 7 ist ein schematisches Diagramm des in Fig. 1 gezeigten seriellen Decoders 6. Wie in Fig. 7 gezeigt ist, weist der serielle Decoder 6 Schaltungen 61 bis 64 vorhergehender Stufe, die jeweils zum Empfangen zweier Bits der internen Adreßsignale SY0 bis SY7 geschaltet sind und eine Schaltung 65 der folgenden Stufe, die auf das Ausgangssignal von den Schaltungen 61 bis 64 zum Erzeugen von seriellen Registeraus­ wahlsignalen SR0 bis SR255 reagiert, auf. Eine Schaltung 61 vorhergehender Stufe weist Puffer 611 und 612 und eine AND- Gatterschaltung 613 auf. Eine Schaltung 61 vorhergehender Stufe reagiert auf die zwei Bits SY0 und SY1 des internen Adreßsignales zum Anlegen der Signale SY0′ bis SY3′. Folglich werden die Signale SY0′ bis SY15 durch die Schaltungen 61 bis 64 an die Schaltung 65 der folgenden Stufe angelegt. Die Schaltung 65 der folgenden Stufe reagiert auf die angelegten Signale SY0 bis SY15 zum Erzeugen von seriellen Registeraus­ wahlsignalen SR0 bis SR255 zum aufeinanderfolgenden Auswählen von in dem seriellen Register 4 vorgesehenen 256 Registern. Die erzeugten seriellen Registerauswahlsignale SR0 bis SR255 werden an das serielle Register 4 angelegt.

Fig. 8 ist ein schematisches Diagramm des in Fig. 1 ge­ zeigten Leseverstärkers 3, des seriellen Registers 4 und der seriellen Busleitung 5. Fig. 8 zeigt nur eine durch ein serielles Regi­ sterauswahlsignal SRi, das durch den seriellen Decoder 6 er­ zeugt ist, ausgewählte Schaltung. Wie in Fig. 8 gezeigt ist, ist das Register 40 zum Halten der seriellen Daten mit einem Leseverstärker 30 über MOS-Transistoren Q3 und Q4 verbunden, die eine Y-Gatterschaltung darstellen. Zusätzlich ist das Re­ gister 40 mit der seriellen Busleitung 5 durch NMOS-Transi­ storen Q1 und Q2 verbunden.

Beim Betrieb wird das in der Speicherzelle gespeicherte Si­ gnal an die Bitleitung BL als Reaktion auf den hohen Pegel der Wortleitung WL angelegt. Der Leseverstärker 30 verstärkt eine sehr kleine Spannungsdifferenz, die auf dem Bitleitungs­ paar BL, auftritt. Der in Fig. 1 gezeigte Spaltendecoder 14 legt das Spaltenauswahlsignal Yi an, und die Transistoren Q3 und Q4 reagieren auf das Signal Yi zum Eingeschaltetwer­ den. Daher wird das durch den Leseverstärker 30 verstärkte Datensignal in dem Register 40 gehalten. Die Transistoren Q1 und Q2 reagieren auf das serielle Registerauswahlsignal SRi, das von dem seriellen Decoder 6 erzeugt ist, um eingeschaltet zu werden, und das in dem Register 40 gehaltene Datensignal wird an die serielle Busleitung 5 angelegt. Das in dem ent­ sprechenden Register 40, das in dem seriellen Register 4 vor­ gesehen ist, gehaltene Signal wird aufeinanderfolgend an die serielle Busleitung 5 als Reaktion auf die Auswahlsignale SR0 bis SR255 angelegt, und somit werden die seriellen Ausgangs­ daten SD0 mit hoher Geschwindigkeit erhalten.

In dem Fall, in dem der in Fig. 4 gezeigte Zähler 7 und Modusdecoder 8 in dem in Fig. 1 gezeigten Video-RAM 1 benutzt werden, ist es möglich, extern "2", "4", "8", "16", ... als Adreßintervall m auszuwählen. Wenn andererseits andere Adreßintervalle, z. B. "3", "5", "7", ... benötigt werden, wird die in Fig. 9A gezeigte Schaltung benutzt.

Wie in Fig. 9A gezeigt ist, sind zwei Modusdecoder 8a und 8b mit dem Zähler 7 durch einen Schaltkreis 9 verbunden. Die Modusdecoder 8a, 8b und der Zähler 7 haben die gleiche Schal­ tungsanordnung wie die der in Fig. 4 gezeigten. Der Modus­ decoder 8a reagiert auf ein Intervallsetzsignal ISa und emp­ fängt extern angelegte erste Adreßintervalldaten AI0a bis AI6a. Der Modusdecoder 8b reagiert auf ein Signal ISb und empfängt extern angelegte zweite Adreßintervalldaten AI0b bis AI6b. Die Modusdecoder 8a und 8b reagieren auf die angelegten Daten AI0a bis AI6a und AI0b bis AI6b und legen Signale CE0a bis CE7a und CE0b bis CE7b an den Schaltkreis 9 an. Der Schaltkreis 9 reagiert auf ein Schaltsteuersignal SWC und legt die Signale CE0a bis CE7a und CE0b bis CE7b abwechselnd als Signale CE0 bis CE7 an den Zähler 7 an.

Wie in dem Zeitablaufdiagramm von Fig. 9B gezeigt ist, werden das Schaltsteuersignal SWC und ein Zähleraktivierungssignal CTG von der in Fig. 1 gezeigten Taktsignalerzeugerschaltung 16 als Reaktion auf ein extern angelegtes serielles Takt­ signal SC erzeugt. Der Zähler 7 führt die Zähltätigkeit auf der Grundlage der Signale CE0 bis CE7 als Reaktion auf das Zähleraktivierungssignal CTG durch. Wenn z. B. "3" als Adreßintervall m benötigt wird, werden die durch die folgende Gleichung dargestellten Adreßintervalldaten AIa und AIb ex­ tern angelegt:

(AI0a, AI1a, AI2a, AI3a, AI4a, AI5a, AI6a) = (1, 0, 0, 0, 0, 0, 0) (2)
(AI0b, AI1b, AI2b, AI3b, AI4b, AI5b, AI6b) = (0, 1, 0, 0, 0, 0, 0) (3)

Da das Zähleraktivierungssignal CTG eine Frequenz aufweist, die zweimal so hoch ist wie die des seriellen Taktsignales SC, werden in einem Zyklus des seriellen Taktsignales SC die niedrigste Zählereinheit 700 und die Zählereinheit 701, die ein Bit höher als die in dem Zähler 7 ist, hochgezählt. D. h., interne Adreßsignale SY0 bis SY7, die in dem Intervall "3" (="1"+"2" hochgehen, werden erhalten.

In anderen Fällen, z. B., in denen jedes der "5", "9", "6" zum Beispiel benötigt wird, werden durch die folgenden Glei­ chungen dargestellte Adreßintervalldaten AIa und AIb extern angelegt.

(AI0a, AI1a, AI2a, AI3a, AI4a, AI5a, AI6a) = (1, 0, 1, 0, 0, 0, 0) (4)
(AI0b, AI1b, AI2b, AI3b, AI4b, AI5b, AI6b) = (0, 0, 1, 0, 0, 0, 0) (5)

Somit werden interen Adreßsignale SY0 bis SY7, die in dem In­ tervall "5"="1"+"4") aufsteigen, erhalten.

(AI0a, AI1a, AI2a, AI3a, AI4a, AI5a, AI6a) = (1, 0, 0, 0, 0, 0, 0) (6)
(AI0b, AI1b, AI2b, AI3b, AI4b, AI5b, AI6b) = (0, 0, 0, 1, 0, 0, 0) (7)

Damit werden interne Adreßsignale SY0 bis SY7, die in dem Intervall "9" (="1"+"8") aufsteigen, erhalten.

(AI0a, AI1a, AI2a, AI3a, AI4a, AI5a, AI6a) = (0, 1, 0, 0, 0, 0, 0) (8)
(AI0b, AI1b, AI2b, AI3b, AI4b, AI5b, AI6b) = (0, 0, 1, 0, 0, 0, 0) (9)

Hiermit werden interne Adreßsignale SY0 bis SY7, die in den Intervall "6" (="2"+"4") aufsteigen, erhalten.

Es wird angemerkt, daß, wie oben erwähnt ist, durch Ändern der Kombination der extern angelegten Adreßintervalldaten AIa und AIb in Abhängigkeit von der Notwendigkeit ein gewünschtes Adreßintervall m erhalten wird.

Wie zuvor beschrieben ist, decodiert in dem in Fig. 1 gezeig­ ten Video-RAM 1 der Modusdecoder 8 die extern vorgesehenen Intervalldaten AI. Der Zähler 7 reagiert auf das decodierte Signal zum Erzeugen von Adreßwerten ADy, ADy+m, ADy+2m, ..., die ein Intervall des Zählwertes m als interne Adreßsignale SY0 bis SY7 haben. Die in dem seriellen Register 4 gehaltenen Daten werden ausgewählt als Reaktion auf die Signale SY0 bis SY7 ausgelesen. Genauer gesagt, nur das benötigte Datensignal wird selektiv aus dem Video-RAM ausgelesen, und daher kann die für das Lesen notwendige Zeitdauer verkürzt werden. Mit anderen Worten, es wird angemerkt, daß das gewünschte, in dem Video-RAM gespeicherte Datensignal seriell mit hoher Ge­ schwindigkeit ausgegeben werden kann.

Die Erfindung ist vorangehend am Beispiel eines Video-RAMs erläutert; die Erfindung kann jedoch allgemein für Halblei­ terspeichereinrichtungen angewendet werden, die seriell Da­ tensignale ausgeben können. Das heißt, die Erfindung kann für solche Feldspeichereinrichtungen verwendet werden, wie sie zuvor beschrieben sind.

Claims (12)

1. Halbleiterspeichereinrichtung, die seriell ein gespeicher­ tes Datensignal ausgeben kann, mit:
einem Speicherzellenfeld (2) mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen (MC) zum Speichern des Datensignales,
einer Adreßerzeugereinrichtung (7), die auf ein extern ange­ legtes Taktsignal (SC) zum Erzeugen eines internen Adreß­ signales (SY0 bis SY7) zum aufeinanderfolgenden Bestimmen der in einer gegebenen Zeile vorgesehenen Speicherzellen (MC) reagiert und die eine Zählereinrichtung mit einer Mehrzahl von Zählerelementen (700 bis 707) aufweist und
einer Leseeinrichtung (3, 4, 11, 13), die auf das von der Adreßerzeugereinrichtung (7) erzeugte interne Adreßsignal (SY0 bis SY7) zum Lesen der in den bezeichneten Speicher­ zellen (MC) gespeicherten Daten reagiert, gekennzeichnet durch:
eine Einrichtung (8) zum Empfangen eines extern angelegten Intervallbezeichnungssignales (AI0 bis AI6) zum Bezeichnen eines Intervalles, in den durch die Adreßerzeugereinrichtung (7) erzeugten Adreßwerten (SY0 bis SY7) und
eine Intervallsteuereinrichtung (8), die auf das angelegte Intervallbezeichnungssignal (AI0 bis AI6) zum Steuern des Intervalles in den durch die Adreßerzeugereinrichtung (7) er­ zeugten Adreßwerten (SY0 bis SY7) reagiert, wobei die Intervallsteuereinrichtung (8) eine Bestimmungsein­ richtung für effektive Zählelemente aufweist, die auf das an­ gelegte Intervallbezeichnungssignal (AI0 bis AI6) zum Be­ stimmen der effektiven Zählelemente aus der Mehrzahl von Zählelementen (700 bis 707) reagiert.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Zählereinrichtung (7) eine Mehrzahl von kaskadengeschalteten Zählelementen (700 bis 707) zum Zählen des angelegten Taktsignales (SC) aufweist, daß die Mehrzahl von Zählelementen (700 bis 707) als das in­ terne Adreßsignal (SY0 bis SY7) ein Signal mit einer Mehr­ zahl von Bits vorsieht.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Leseeinrichtung (3, 4, 11, 13) aufweist:
eine Zeilenbezeichnungseinrichtung (11, 13), die auf extern angelegtes Zeilenadreßsignal (AX0 bis AX7) zum Bezeichnen einer Zeile der Speicherzellen (MC) in dem Speicherzellenfeld (2) reagiert,
eine Leseverstärkereinrichtung (3), die mit dem Speicherzel­ lenfeld (2) zum Verstärken des in der Zeile von durch die Zeilenbezeichnungseinrichtung (11, 13) bezeichneten Speicher­ zellen (MC) gespeicherten Datensignales verbunden ist und
eine Datenhalteeinrichtung (4), die mit der Leseverstärker­ einrichtung (3) zum Halten des durch die Leseverstärkerein­ richtung (3) verstärkten Datensignales verbunden ist, wobei die Datenhalteeinrichtung (4) auf das von der Adreßer­ zeugereinrichtung (7) erzeugte interne Adreßsignal (SY0 bis SY7) bzw. auf das von der Mehrzahl von Zählelementen (700 bis 707) erzeugte Signal reagiert zum seriellen Ausgeben des ge­ haltenen Datensignales.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Bestimmungseinrichtung für die effektiven Zählelemente eine Einrichtung aufweist, die auf das angelegte Intervallbezeichnungssignal (AI0 bis AI6) zum Bestimmen des Zählelementes aus der Mehrzahl der Zählele­ mente (700 bis 707) reagiert, wobei das niedrigstwertige Bit des internen Adreßsignales (SY0 bis SY7) behandelt wird.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung eine Video-Direktzugriffsspeichereinrichtung aufweist.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung eine Feldspeichereinrichtung aufweist.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,
daß die Adreßerzeugereinrichtung (7) das interne Adreßsignal (SY0 bis SY7) zum aufeinanderfolgenden Bezeichnen einer mono­ tonen Reihe von Speicherzellen einschließlich nicht aufeinan­ derfolgender Speicherzellen, die in einer gegebenen Zeile vorgesehen sind, erzeugt, und
daß die Leseeinrichtung (3, 4, 11, 13) das in der Reihe von Speicherzellen gespeicherte Datensignal liest, um es zu einem seriellen Datenbus (5) zu übertragen.

8. Verfahren zum Betreiben einer Halbleiterspeichereinrich­ tung, die seriell ein gespeichertes Datensignal anlegen kann, mit einem Speicherzellenfeld (2) mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzel­ len (MC) zum Speichern einer Adreßerzeugereinrichtung (7), die auf ein extern angelegtes Taktsignal (SC) zum Erzeugen eines internen Adreßsignales (SY0 bis SY7) zum aufeinanderfolgenden Bestimmen der in einer gegebenen Zeile vorgesehenen Speicherzellen (MC) reagiert, wobei die Adreßerzeugereinrichtung eine Zähleinrichtung (7) mit einer Mehrzahl von Zählelementen (700 bis 707) zum Zählen des angelegten Taktsignales aufweist, und einer Intervallsteuereinrichtung (8), die auf das angelegte Intervallbezeichnungssignal (AI0 bis AI6) zum Steuern des Intervalles in den durch die Adreßerzeugereinrichtung (7) erzeugten Adreßwerten (SY0 bis SY7) reagiert mit den Schritten:
Bestimmen der effektiven Zählelemente durch die Intervallsteuereinrichtung (8) in Abhängigkeit von dem Intervallbezeichnungssignal (AI0 bis AI6),
Erzeugen eines internen Adreßsignales (SY0 bis SY7) durch die effektiven Zählelemente, das aufeinanderfolgend eine monotone Reihe von Speicherzellen (MC) des Speicherzellenfeldes (2) bezeichnet, die in einer gegebenen Zeile vorgesehene Speicherzellen enthält, und
Lesen des in der Reihe von durch die Adreßsignale (SY0 bis SY7) bezeichneten Speicherzellen gespeicherten Datensignales.

9. Verfahren zum Betreiben der Halbleiterspeichereinrichtung nach Anspruch 8, gekennzeichnet durch die Schritte:
Empfangen eines extern angelegten Intervallbezeichnungssigna­ les (AI0 bis AI6) zum Bezeichnen eines Intervalles in den durch die Adreßerzeugereinrichtung (7) erzeugten Adreßwerten (SY0 bis SY7),und
als Reaktion auf das angelegte Intervallbezeichnungssignal (AI0 bis AI6) Steuern des Intervalles der durch die Adreßer­ zeugereinrichtung (7) erzeugten Adreßwerte (SY0 bis SY7).

10. Verfahren zum Betreiben einer Halbleiterspeichereinrichtung nach Anspruch 8 oder 9, gekennzeichnet durch den Schritt des Übertragens des aus der Reihe von Speicherzellen gelesenen Datensignales auf einen Ausgangsbus (5).

11. Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß der Schritt des Erzeugens des internen Adreßsignales (SY0 bis SY7) den Schritt des Erzeu­ gens von internen Adreßsignalen (SY0 bis SY7) aufweist, die voneinander durch ein Intervall größer als die Einheit ge­ trennt sind.

12. Verfahren nach Anspruch 11, mit dem Schritt des Änderns des Intervalls zwischen Zeilen des Speicherzellenfeldes (2).